4. 关键电学参数概述：定义与测试原理
在半导体工艺整合与良率提升中，电学参数是连接物理工艺与芯片功能的桥梁。本章聚焦于五个核心电学参数：阈值电压（Vt）、饱和电流（Idsat）、漏电流（Ioff）、接触电阻（Rc）和电容（C）。理解其物理定义与测试原理，是后续分析电学参数与物理缺陷关联性的基础。
4.1 阈值电压（Vt）
定义：阈值电压是使MOSFET沟道表面从耗尽状态转变为强反型状态，形成导电沟道所需的最小栅极电压。它是器件开启与关断的临界点。
测试原理：通常采用恒流法或线性外推法。在Vds（漏源电压）较小（如50mV）的线性区，测量Ids（漏源电流）随Vgs（栅源电压）的变化曲线，取Ids达到某一恒定小电流（如W/L * 100nA）时的Vgs值，或对Ids-Vgs曲线进行线性拟合外推至Ids=0处的Vgs截距。
4.2 饱和电流（Idsat）
定义：当Vgs和Vds均施加到电源电压（Vdd）时，MOSFET处于饱和区，此时从漏极流向源极的最大驱动电流。它直接决定了电路的工作速度。
测试原理：固定Vgs = Vds = Vdd（如1.8V或0.9V），测量Ids值。测试时需注意自热效应（Self-Heating）对电流的影响，通常采用脉冲测试（Pulsed I-V）以减小热效应干扰。
| 参数 | 测试条件 | 典型值（28nm节点） |
|---|---|---|
| NMOS Idsat | Vgs = Vds = 1.8V | ~800 µA/µm |
| PMOS Idsat | Vgs = Vds = -1.8V | ~400 µA/µm |
4.3 漏电流（Ioff）
定义：当器件处于关断状态（Vgs = 0V，Vds = Vdd）时，从漏极流向源极的微小电流。它代表了静态功耗的主要来源。
测试原理：设置Vgs = 0V，Vds = Vdd，测量Ids。由于Ioff通常极小（pA ~ nA级别），测试时需使用高精度源表（SMU），并注意屏蔽和漏电流补偿。
4.4 接触电阻（Rc）
定义：金属与半导体（源/漏区）接触界面处的电阻。它由肖特基势垒、界面态和掺杂浓度共同决定，是影响器件串联电阻的关键组成部分。
测试原理：采用传输线模型（TLM）或开尔文四端法（Kelvin Structure）。TLM通过测量不同间距接触之间的总电阻，线性拟合后外推至间距为零时的电阻值，即为2倍的Rc。
4.5 电容（C）
定义：MOSFET中的电容主要包括栅氧化层电容（Cox）、栅-源/漏交叠电容（Cov）、以及结电容（Cj）。它们共同决定了器件的开关速度和动态功耗。
测试原理：使用LCR表或阻抗分析仪，在特定频率（如1MHz）和偏置条件下测量C-V特性曲线。通过C-V曲线可以提取氧化层厚度、掺杂浓度、界面态密度等关键工艺参数。
| 电容类型 | 物理来源 | 测试偏置 | 工艺关联 |
|---|---|---|---|
| Cox | 栅氧化层 | 强积累区 | 氧化层厚度、介电常数 |
| Cov | 栅-源/漏交叠 | Vgs = Vdd | 侧墙宽度、注入扩散 |
| Cj | 源/漏-衬底结 | 反偏 | 掺杂浓度、结深 |
4.6 参数关联与工艺整合意义
上述五个参数并非孤立存在，它们之间存在复杂的物理耦合关系。工艺整合工程师必须理解这些关联，才能在优化一个参数时避免对其他参数造成负面影响。
- Vt 与 Idsat/Ioff：降低 Vt 可提升 Idsat（速度），但会指数级增加 Ioff（静态功耗）。
- Rc 与 Idsat：接触电阻增大，会降低器件的实际驱动电流 Idsat。
- C 与速度：总电容（Ctotal = Cox + Cov + Cj）决定了电路延迟（τ ∝ C × Vdd / Idsat）。
- 物理缺陷的共性影响：栅氧化层缺陷会同时影响 Vt（漂移）、Ioff（增大）和可靠性（TDDB）。