📚 课程目录第3章常见物理缺陷分类

3. 常见物理缺陷分类：成因与形貌

在半导体制造过程中，物理缺陷是导致电学参数漂移、良率损失和可靠性退化的直接原因。理解各类物理缺陷的成因与形貌特征，是进行缺陷溯源、工艺优化和电学参数关联分析的基础。本章将系统梳理六类核心物理缺陷：颗粒污染、划伤、桥接、空洞、位错和晶格畸变。

3.1 缺陷分类总览

下表从缺陷类型、典型成因、关键形貌特征及主要影响层面对六类缺陷进行对比，便于建立整体认知框架。

缺陷类型	典型成因	关键形貌特征	主要影响层面
颗粒污染	环境微粒、设备剥落、工艺副产物	孤立或簇状，形状不规则，尺寸从纳米到微米	光刻图形畸变、薄膜针孔、短路/断路
划伤	机械搬运、CMP 研磨、探针接触	线状沟槽，边缘有毛刺或材料堆积	漏电路径、金属残留、应力集中
桥接	光刻分辨率不足、刻蚀残留、金属溢出	相邻图形间出现多余导电材料连接	短路、漏电、功能失效
空洞	填充不足、热应力、电迁移	内部空腔，圆形或狭长形，位于金属线或通孔内	电阻增大、电迁移失效、机械强度下降
位错	晶格失配、离子注入损伤、热应力	线状或环状晶格畸变，TEM 下可见	漏电增加、载流子迁移率下降、结特性退化
晶格畸变	高能粒子轰击、掺杂原子应力、氧化应力	晶面间距变化、堆垛层错、局部应变场	阈值电压漂移、载流子散射增强

3.2 颗粒污染 (Particle Contamination)

成因分析：颗粒污染是 Fab 内最常见的缺陷来源。主要成因包括：洁净室环境微粒（如人员活动、设备运动）、工艺设备内部剥落（如腔体壁沉积物脱落）、化学机械抛光（CMP）浆料残留、以及干法刻蚀产生的聚合物副产物。

形貌特征：颗粒在扫描电子显微镜（SEM）下通常呈现为孤立或簇状的不规则形状。尺寸范围从几纳米到数十微米不等。当颗粒落在光刻胶表面时，会导致局部曝光异常，形成“凸起”或“凹陷”图形；落在薄膜表面则可能成为针孔或裂纹的成核点。

工艺提示：颗粒污染是导致“致命缺陷”（Killer Defect）的主要因素。在关键光刻层（如栅极、接触孔），一颗直径大于最小线宽 1/3 的颗粒就足以导致芯片失效。因此，缺陷密度（D0）是良率监控的核心指标。

电学关联：颗粒污染常导致短路（导电颗粒桥接相邻导线）或断路（非导电颗粒阻挡刻蚀或沉积）。在存储器阵列中，颗粒引起的位线或字线短路是常见的失效模式。

3.3 划伤 (Scratch)

成因分析：划伤主要源于机械接触。CMP 过程中，如果研磨垫上有硬质颗粒或研磨压力不均匀，会在晶圆表面产生划伤。此外，晶圆在机械手臂搬运、探针卡测试接触、以及晶圆切割（Dicing）过程中也可能产生划伤。

形貌特征：划伤在光学显微镜或 SEM 下呈现为线状沟槽，长度从几微米到横跨整个芯片不等。划伤边缘通常伴有材料堆积或毛刺（Burr），这些毛刺在后续工艺中可能脱落成为新的颗粒污染源。深度较深的划伤会穿透多层薄膜，直接暴露硅衬底。

关键风险：划伤不仅破坏薄膜完整性，还会在沟槽底部引入大量晶格缺陷和应力集中点。在后续热工艺中，这些区域容易成为漏电路径或金属扩散通道，导致器件性能退化甚至失效。

3.4 桥接 (Bridge)

成因分析：桥接缺陷是指本应相互隔离的导电图形之间出现了多余的导电材料连接。主要成因包括：光刻工艺中曝光剂量不足或焦距偏移导致图形分辨率下降、刻蚀工艺中聚合物残留或侧壁钝化不足、以及金属沉积过程中因台阶覆盖性差导致的金属溢出。

形貌特征：桥接在 SEM 下表现为相邻导线或接触孔之间的“细丝”或“薄片”状连接。桥接的宽度通常远小于正常线宽，但在电学上足以形成低阻通路。桥接缺陷在密集图形区域（如存储器阵列、逻辑单元库）尤为常见。

电学关联：桥接直接导致短路。在 CMOS 电路中，桥接可能发生在电源线与地线之间（VDD-VSS 短路），导致静态功耗剧增；也可能发生在信号线之间，导致逻辑功能错误。桥接缺陷的电阻值通常在几欧姆到几百千欧姆之间，取决于桥接材料的厚度和宽度。

3.5 空洞 (Void)

成因分析：空洞是金属互连层中常见的缺陷。在物理气相沉积（PVD）或化学气相沉积（CVD）过程中，当高深宽比（Aspect Ratio）的通孔或沟槽填充不充分时，会在内部形成空洞。此外，电迁移（Electromigration）效应会导致金属原子沿电子流方向迁移，在阴极侧形成空洞。热应力循环也会诱发空洞成核与生长。

形貌特征：空洞在 SEM 或 TEM 下表现为金属线内部的暗色空腔。早期空洞通常呈圆形或椭圆形，尺寸较小；随着应力或电迁移的持续作用，空洞会沿金属线方向拉长，形成狭长形空洞。空洞的存在会显著减小金属线的有效导电截面积。

可靠性风险：空洞是导致电迁移失效和应力迁移失效的直接原因。当空洞增大到占据金属线截面的 50% 以上时，电流密度会急剧上升，导致局部焦耳热加剧，最终引发熔断（Open Circuit）。在通孔（Via）底部的空洞尤其危险，会直接导致接触电阻增大或断路。

3.6 位错 (Dislocation)

成因分析：位错是晶体学缺陷，表现为晶格原子平面的滑移或错排。在半导体工艺中，位错的主要成因包括：异质外延生长时的晶格常数失配（如 SiGe 在 Si 上的生长）、高剂量离子注入导致的晶格损伤、以及快速热退火（RTP）过程中产生的热应力。

形貌特征：位错在透射电子显微镜（TEM）下呈现为线状或环状衬度特征。刃型位错（Edge Dislocation）表现为额外半原子面的插入；螺型位错（Screw Dislocation）表现为晶面呈螺旋状排列。位错线通常沿特定晶向延伸，如 <110> 方向。

电学关联：位错会在禁带中引入深能级缺陷，成为载流子的复合中心或散射中心。这会导致 PN 结漏电流增大、少数载流子寿命降低、以及 MOSFET 的 1/f 噪声增加。在 DRAM 存储节点中，位错引起的漏电是导致刷新时间（Retention Time）退化的主要原因之一。

3.7 晶格畸变 (Lattice Distortion)

成因分析：晶格畸变是指晶格常数或原子排列偏离理想周期性。主要成因包括：高能离子注入（如源漏注入）对晶格的轰击损伤、高浓度掺杂原子（如硼、磷、砷）引起的晶格膨胀或收缩、以及热氧化过程中因体积膨胀产生的界面应力。

形貌特征：晶格畸变在 TEM 高分辨像（HRTEM）下表现为晶面间距的局部变化、莫尔条纹（Moiré Fringes）或堆垛层错（Stacking Fault）。X 射线衍射（XRD）的 rocking curve 展宽也是晶格畸变的宏观表征。在拉曼光谱中，晶格畸变会导致特征峰位偏移。

工艺关联：晶格畸变是应力工程（Strain Engineering）的核心。在 NMOS 中，通过 SiC 源漏引入拉伸应力；在 PMOS 中，通过 SiGe 源漏引入压缩应力。适度的晶格畸变可以提升载流子迁移率，但过度的畸变会导致缺陷成核和器件可靠性下降。