4、3D集成中的关键互连结构:TSV、微凸点、RDL与混合键合

在3D集成工艺中,垂直互连结构是实现芯片堆叠与信号传输的核心。本章详细解析四种关键互连结构:硅通孔(TSV)、微凸点(Micro-bump)、再分布层(RDL)以及混合键合(Hybrid Bonding)。理解这些结构的物理特性、工艺实现及其寄生参数,是后续进行寄生电容分析与工艺优化的基础。

学习提示: 四种互连结构在3D集成中分别承担垂直穿透、水平重布、局部连接与永久键合的角色。重点关注每种结构的典型尺寸范围、材料体系以及寄生电容的构成来源。

4.1 硅通孔(TSV)

TSV是实现芯片间垂直互连的最核心结构,它穿透硅衬底,将信号从芯片正面传递到背面或另一层芯片。TSV的寄生电容主要由绝缘层(SiO₂)、耗尽层(硅衬底侧)以及金属导体(Cu/W)共同决定。

4.1.1 TSV结构剖面与电容模型

典型的TSV结构为圆柱形或锥形,内部填充铜(Cu)或多晶硅,外侧由SiO₂绝缘层与硅衬底隔离。其寄生电容可等效为同轴圆柱电容器模型。

TSV结构剖面与寄生电容等效模型 硅衬底(Si Substrate) Cu TSV SiO₂ SiO₂ 耗尽层 耗尽层 d_TSV t_ox C_TSV = C_ox + C_dep

4.1.2 TSV寄生电容计算公式

TSV的总寄生电容由氧化层电容(C_ox)与硅耗尽层电容(C_dep)串联构成:

C_TSV = (C_ox × C_dep) / (C_ox + C_dep)

其中:
C_ox = (2πε_ox × h) / ln( (r_TSV + t_ox) / r_TSV )
C_dep = (2πε_si × h) / ln( (r_TSV + t_ox + w_dep) / (r_TSV + t_ox) )

参数说明:
h      — TSV高度(μm)
r_TSV  — TSV半径(μm)
t_ox   — 绝缘层厚度(μm)
w_dep  — 耗尽层宽度(μm)
ε_ox   — SiO₂介电常数(3.9ε₀)
ε_si   — Si介电常数(11.9ε₀)
关键参数影响: TSV寄生电容与高度h成正比,与绝缘层厚度t_ox成反比。典型TSV(直径5μm,高度50μm,t_ox=0.2μm)的寄生电容约为50~150 fF。高频应用中,C_TSV会显著影响信号延迟与功耗。

4.2 微凸点(Micro-bump)

微凸点用于芯片与芯片、芯片与中介层之间的水平互连。随着凸点间距(pitch)从100μm缩小至20μm以下,其寄生电容与电阻对信号完整性的影响日益显著。

4.2.1 微凸点结构与电容构成

微凸点通常由铜柱(Cu Pillar)与焊料帽(Solder Cap)组成,底部有UBM层(Under Bump Metallurgy)。其寄生电容主要来源于凸点与相邻凸点、凸点与衬底之间的边缘场耦合。

微凸点阵列与寄生电容耦合路径 上芯片(Top Die) 下芯片(Bottom Die) Cu Cu Cu Solder Solder Solder C_couple C_couple C_sub Pitch

4.2.2 微凸点寄生电容典型值

凸点间距(Pitch) 凸点直径 凸点高度 单点对底电容 相邻耦合电容
100 μm 50 μm 25 μm ~15 fF ~3 fF
40 μm 20 μm 12 μm ~8 fF ~5 fF
20 μm 10 μm 8 μm ~4 fF ~8 fF
设计警告: 当凸点间距缩小至20μm以下时,相邻耦合电容(C_couple)将超过对底电容(C_sub),成为微凸点寄生电容的主要成分。此时必须采用屏蔽层或差分信号布局来抑制串扰。

4.3 再分布层(RDL)

RDL用于将芯片周边的I/O焊盘重新分布到芯片内部或边缘,以适应3D堆叠的互连需求。RDL通常由铜(Cu)或铝(Al)构成,位于聚酰亚胺(PI)或BCB等介质层之间。

4.3.1 RDL结构与寄生电容模型

RDL的寄生电容主要由线间电容(C_LL)和线对衬底电容(C_LS)组成。对于高密度RDL,线间电容占主导地位。

RDL互连结构与寄生电容分布 介质层(PI / BCB) RDL 1 RDL 2 RDL 3 硅衬底(Si) C_LL C_LL C_LS C_LS W S

4.3.2 RDL寄生电容估算公式

线间电容(C_LL):
C_LL = ε_dielectric × (t / S) × L

线对衬底电容(C_LS):
C_LS = ε_dielectric × (W / H) × L

其中:
W — 线宽(μm)
S — 线间距(μm)
t — 线厚(μm)
H — 介质层厚度(μm)
L — 线长(μm)
ε_dielectric — 介质层介电常数(PI约3.5ε₀,BCB约2.7ε₀)
优化策略: 采用低介电常数介质(如BCB,ε_r=2.7)替代传统PI(ε_r=3.5),可降低RDL寄生电容约23%。同时,增大线间距S是降低C_LL最直接的手段,但会牺牲布线密度。

4.4 混合键合(Hybrid Bonding)

混合键合是当前最先进的3D互连技术,通过Cu-Cu直接键合与SiO₂介质键合同时实现电气连接与机械支撑。其互连间距可缩小至1μm以下,寄生电容极低,是高性能计算与HBM(高带宽存储器)的核心技术。

4.4.1 混合键合界面结构

混合键合界面由Cu焊盘与SiO₂介质交替排列组成。键合后,Cu焊盘之间形成金属键合,SiO₂介质层之间形成共价键合,实现无空隙、高强度的连接。

混合键合界面结构与寄生电容 上芯片 SiO₂ 介质层 下芯片 SiO₂ 介质层 Cu Cu Cu Cu Cu Cu 键合界面 C_couple C_bond Pitch(≤1μm)

4.4.2 混合键合寄生电容特点

参数 典型值 对寄生电容的影响
Cu焊盘尺寸 0.5~2 μm 焊盘面积越小,C_bond越低
键合间距(Pitch) 0.5~2 μm 间距越小,C_couple显著增大
介质材料 SiO₂(ε_r=3.9) 低k介质可进一步降低电容
单点寄生电容 0.5~2 fF 远低于微凸点(10~50 fF)
技术优势: 混合键合的单点寄生电容仅为微凸点的1/10~1/20,且无需底部填充(underfill),寄生参数更可控。这使得混合键合成为3D IC中实现超高带宽(>1 TB/s)互连的首选方案。

4.5 四种互连结构寄生电容对比

下表从结构尺寸、寄生电容范围、适用场景三个维度对四种互连结构进行综合对比:

互连结构 典型尺寸(直径/间距) 寄生电容范围 主要电容来源 典型应用
TSV 直径 2~10 μm,高度 20~100 μm 50~200 fF 氧化层电容 + 耗尽层电容 垂直穿透互连,芯片堆叠
微凸点 直径 10~50 μm,间距 20~100 μm 10~50 fF 对底电容 + 相邻耦合电容 芯片-芯片、芯片-中介层互连
RDL 线宽/间距 1~10 μm,厚度 1~5 μm 0.1~1 fF/μm(单位长度) 线间电容 + 线对衬底电容 焊盘重分布,扇出型封装
混合键合 焊盘 0.5~2 μm,间距 0.5~2 μm 0.5~2 fF 焊盘间耦合电容 + 键合界面电容 超高密度3D堆叠,HBM
设计权衡: 从TSV到混合键合,互连尺寸不断缩小,寄生电容也随之降低。但更小的尺寸意味着更高的工艺难度与成本。实际3D IC设计中,需根据带宽需求、功耗预算与工艺成熟度,合理选择互连结构组合。