2. 先进CMOS工艺节点概述：从平面MOSFET到GAA-FET的演进
随着摩尔定律的持续推进，CMOS工艺节点从微米级进入纳米级，器件结构经历了从平面MOSFET到FinFET，再到GAA-FET的根本性变革。每一次结构演进都是为了在更小的栅长下抑制短沟道效应、降低漏电流并提升驱动能力。本章系统梳理关键工艺节点的技术特征、核心参数变化及结构演进逻辑。
2.1 平面MOSFET：经典结构的极限
平面MOSFET是CMOS工艺的基础结构，其沟道位于硅衬底表面，栅极通过栅氧化层控制沟道导电。在130nm及以上节点，平面结构能够满足性能与功耗要求。但随着栅长缩短至90nm以下，短沟道效应（SCE）显著加剧，主要包括：
- 阈值电压滚降（Vth Roll-off）：栅长缩短导致源漏耗尽区靠近，阈值电压下降。
- 漏致势垒降低（DIBL）：漏极电压穿透至源端，降低势垒高度，增加关态漏电。
- 亚阈值摆幅退化：栅控能力减弱，开关特性恶化。
关键瓶颈：平面MOSFET的栅控能力由栅氧化层厚度（Tox）和沟道掺杂浓度决定。当栅长进入45nm以下时，Tox已减至1.2nm左右，接近直接隧穿极限，栅漏电流急剧上升，功耗失控。
2.2 FinFET：三维栅控的革命
FinFET（鳍式场效应晶体管）将沟道从平面提升为垂直的鳍片（Fin），栅极从三面包裹沟道，显著增强栅控能力。FinFET首次在22nm节点（Intel）实现量产，并延续至7nm节点。
2.2.1 核心结构特征
- 鳍片高度（Hfin）：决定有效沟道宽度，通常为30-50nm。
- 鳍片宽度（Wfin）：即沟道厚度，通常为5-10nm，远小于平面MOSFET的沟道深度。
- 栅极三面包裹：顶部和两侧侧壁均受栅极控制，有效抑制SCE。
2.2.2 关键工艺参数对比
| 参数 | 平面MOSFET (45nm节点) | FinFET (7nm节点) |
|---|---|---|
| 栅长 (Lg) | ~45 nm | ~14 nm |
| 等效氧化层厚度 (EOT) | ~1.2 nm | ~0.8 nm |
| 沟道掺杂浓度 | 高 (~1018 cm-3) | 低 (本征/轻掺杂) |
| 亚阈值摆幅 (SS) | ~90 mV/dec | ~65 mV/dec |
| DIBL | ~100 mV/V | ~30 mV/V |
工艺优化要点：FinFET的鳍片宽度（Wfin）是决定短沟道抑制能力的关键参数。Wfin越小，栅控能力越强，但工艺均匀性控制难度增大。7nm节点通常采用Wfin ≈ 6-7 nm。
2.3 GAA-FET：终极栅控结构
GAA-FET（全环绕栅极场效应晶体管）将沟道进一步细化为纳米片（Nanosheet）或纳米线（Nanowire），栅极完全环绕沟道四周，实现理论上的最优栅控。GAA-FET被视为3nm及以下节点的核心器件结构。
2.3.1 结构演进对比
2.3.2 关键工艺参数演进
| 工艺节点 | 典型栅长 (Lg) | 等效氧化层厚度 (EOT) | 沟道厚度 (Tch) | 栅控因子 (m) |
|---|---|---|---|---|
| 平面 45nm | 45 nm | 1.2 nm | ~50 nm (耗尽层) | 1 (单面) |
| FinFET 7nm | 14 nm | 0.8 nm | 6-7 nm (Wfin) | 3 (三面) |
| GAA-FET 3nm | 10 nm | 0.6 nm | 5 nm (纳米片厚度) | 4 (四面) |
工艺挑战：GAA-FET的纳米片释放工艺需要精确控制SiGe/Si超晶格的选择性刻蚀，刻蚀均匀性直接影响器件良率。此外，纳米片之间的间距（Tspacer）需控制在8-12 nm，以保证栅极完全填充且寄生电容可控。
2.4 关键工艺参数对寄生电容的影响
在3D集成背景下，寄生电容（Cpar）成为限制电路性能的关键因素。先进CMOS工艺节点的参数变化直接影响寄生电容的组成：
- 栅长（Lg）缩小：栅极与源漏之间的交叠电容（Cov）减小，但栅极与沟道之间的本征电容（Cgc）密度增加。
- 氧化层厚度（EOT）减薄：单位面积栅电容（Cox = εox/EOT）增大，导致栅极总电容上升。
- 鳍片/纳米片高度增加：FinFET中Hfin增大使有效沟道宽度增加，驱动电流提升，但栅极与鳍片侧壁的寄生电容同步增大。
3D集成优化方向：在3D IC设计中，需要权衡器件本征性能与互连寄生电容。采用高k介质（如HfO2）可以在保持EOT减薄的同时降低栅漏电流；而GAA-FET的四面栅控结构虽然增加了栅极电容，但显著降低了DIBL和关态漏电，整体电路能效更优。