4. 先进CMOS工艺应力技术概览：应力工程与载体迁移率增强
随着CMOS工艺节点进入纳米尺度，单纯依靠等比例缩小（Scaling）已无法满足性能提升的需求。应力工程（Stress Engineering）通过在沟道区域引入机械应力，改变硅的能带结构，从而显著提升载流子（电子与空穴）的迁移率，成为后摩尔时代提升器件驱动电流的关键技术。本章将系统介绍应力工程的基本原理、主要实现技术及其对热载流子效应（HCI）防护的潜在影响。
4.1 应力对载流子迁移率增强的物理机制
机械应力通过改变硅晶格的对称性，导致能带结构发生形变，具体表现为：
- 能带分裂（Band Splitting）： 应力使导带和价带的简并能级分裂，降低载流子在有效质量较大能谷（或能带）中的占据概率。
- 有效质量减小： 载流子优先占据有效质量较小的能谷，从而降低平均有效质量，提高迁移率。
- 散射率降低： 能带分裂增加了谷间散射（Intervalley Scattering）的势垒，减少了散射概率，延长了弛豫时间。
关键结论： 对于NMOS，沟道纵向拉伸应力（Tensile Stress） 能显著提升电子迁移率；对于PMOS，沟道纵向压缩应力（Compressive Stress） 能显著提升空穴迁移率。
4.2 主要应力引入技术
在先进CMOS工艺中，应力主要通过以下技术引入沟道区域：
| 技术名称 | 应力类型 | 适用器件 | 原理简述 |
|---|---|---|---|
| 应力衬垫（Stress Liner） | 拉伸/压缩 | NMOS/PMOS | 在栅极和源漏上方沉积高应力氮化硅薄膜，通过薄膜应力传递至沟道。 |
| 嵌入式SiGe源漏（eSiGe S/D） | 压缩 | PMOS | 在源漏区域刻蚀后选择性外延生长SiGe，其晶格常数大于Si，对沟道产生单轴压缩应力。 |
| 嵌入式SiC源漏（eSiC S/D） | 拉伸 | NMOS | 在源漏区域外延生长SiC，其晶格常数小于Si，对沟道产生单轴拉伸应力。 |
| 应力记忆技术（SMT） | 拉伸 | NMOS | 在栅极多晶硅上沉积高应力薄膜并退火，将应力“记忆”在栅极中，再通过栅极传递至沟道。 |
| 双应力衬垫（Dual Stress Liner, DSL） | 拉伸+压缩 | NMOS+PMOS | 在同一芯片上，对NMOS区域沉积拉伸衬垫，对PMOS区域沉积压缩衬垫，实现全局应力优化。 |
工艺集成要点： 嵌入式SiGe源漏技术是目前PMOS性能提升最有效的手段之一，其应力大小可通过调节Ge组分（通常为20%~45%）和外延层厚度来控制。Ge组分越高，晶格失配越大，应力越强，但需注意缺陷密度和结漏电。
4.3 应力工程与热载流子效应的关联
应力工程在提升迁移率的同时，也对器件的热载流子效应（HCI）可靠性产生了复杂影响，主要体现在以下几个方面：
- 碰撞电离率变化： 应力改变了载流子的有效质量和散射机制，从而影响碰撞电离率。通常，拉伸应力会略微降低NMOS的碰撞电离率，而压缩应力可能增加PMOS的碰撞电离率。
- 界面态生成速率： 应力可能改变Si/SiO₂界面处的键合强度，影响热载流子注入导致的界面态生成速率。高应力水平可能加速界面退化。
- 衬底电流变化： 由于迁移率提升，驱动电流增大，但衬底电流（Isub）的变化取决于碰撞电离率与电流的乘积，需要具体评估。
- 应力释放与可靠性退化： 在热载流子应力作用下，沟道中的机械应力可能发生局部释放，导致器件性能随时间漂移。
设计权衡： 应力工程在提升性能的同时，可能加剧PMOS器件的HCI退化。因此，在工艺集成中需要优化应力水平、Ge组分以及退火条件，在迁移率增益与可靠性寿命之间取得平衡。通常，HCI寿命的退化与应力引入的缺陷密度和能带偏移量密切相关。
4.4 应力表征与监控技术
为了精确控制工艺中的应力水平，需要采用先进的表征技术：
| 技术名称 | 测量参数 | 空间分辨率 | 应用场景 |
|---|---|---|---|
| 微拉曼光谱（μ-Raman） | 声子频率偏移 → 应力 | ~1 μm | 沟道区域应力分布快速检测 |
| 纳米束电子衍射（NBED） | 晶格应变 | ~10 nm | 局部应变高精度测量 |
| 几何相位分析（GPA） | 晶格位移 → 应变 | ~1 nm | TEM图像后处理，获得二维应变图 |
| X射线衍射（XRD） | 晶格常数变化 | ~mm (宏观) | 外延层组分和应变宏观表征 |
实战建议： 在工艺开发阶段，建议使用μ-Raman进行快速在线监控，结合GPA对关键器件进行精确的二维应变分布分析。对于eSiGe工艺，XRD是监控Ge组分和应变弛豫度的标准方法。
4.5 本章小结
- 应力工程通过能带工程提升载流子迁移率，是先进CMOS工艺的核心性能增强技术。
- NMOS受益于拉伸应力，PMOS受益于压缩应力；eSiGe S/D和应力衬垫是主流实现方案。
- 应力工程与HCI可靠性存在复杂耦合，需要在工艺集成中进行权衡优化。
- μ-Raman、GPA、XRD等表征技术是应力监控和工艺开发的重要工具。