3. FinFET器件结构基础：鳍片与栅极的几何定义
在理解FinFET如何抑制短沟道效应之前，必须首先掌握其核心结构单元的几何定义与物理布局。FinFET（鳍式场效应晶体管）得名于其垂直凸起于衬底表面的“鳍片”（Fin），沟道电流沿鳍片的三个表面流动，栅极则包裹鳍片形成三面控制。本节将系统定义鳍片的几何参数、解析Tri-gate（三栅）结构的控制机制，并对比SOI与体硅两种衬底技术路线的本质差异。
3.1 鳍片（Fin）的几何定义
鳍片是FinFET中承载沟道电流的脊状半导体区域，其几何尺寸直接决定器件的电学特性与工艺窗口。鳍片的关键几何参数包括：
| 参数符号 | 参数名称 | 典型值（7nm节点） | 物理含义 |
|---|---|---|---|
| HFin | 鳍片高度 | 40–60 nm | 从衬底隔离层顶部到鳍片顶部的垂直距离 |
| WFin | 鳍片宽度 | 5–8 nm | 鳍片在水平方向上的厚度，即沟道厚度 |
| LG | 栅极长度（物理） | 12–18 nm | 栅极沿电流方向覆盖鳍片的长度 |
| PFin | 鳍片间距 | 30–50 nm | 相邻鳍片中心到中心的距离 |
| tox | 栅氧化层等效厚度 | 0.8–1.2 nm (EOT) | 高k介质层等效SiO₂厚度 |
关键设计原则： 鳍片宽度 WFin 必须小于或等于沟道耗尽层宽度的两倍，以确保栅极能够完全耗尽鳍片体区，这是抑制穿通效应（Punch-Through）的几何前提。通常 WFin 控制在 1/2 到 1/3 的沟道长度以内。
鳍片的有效沟道宽度（Weff）不再由单一平面决定，而是由鳍片的三维表面积贡献：
W_eff = 2 × H_Fin + W_Fin （Tri-gate 结构，忽略顶部圆角）
这意味着对于 HFin = 50 nm、WFin = 6 nm 的鳍片，Weff ≈ 106 nm，相比平面MOSFET在相同版图面积下获得了约 18 倍的驱动电流提升。
3.2 栅极全包围（Tri-gate）结构
Tri-gate（三栅）结构是FinFET区别于平面MOSFET的核心特征。栅极材料从顶部和两侧三个方向包裹鳍片，形成三个独立的沟道表面。这种拓扑结构带来了以下关键优势：
- 增强的栅控能力： 三个栅极面同时施加电场，沟道电势受栅压调制的效率远高于单面栅极。栅极对沟道的控制因子（栅极耦合比）从平面器件的约 0.6–0.7 提升至 0.85–0.95。
- 体区完全耗尽： 由于两侧栅极从横向耗尽体区，即使鳍片宽度 WFin 较宽，也能实现全耗尽（Fully Depleted）工作模式，消除浮体效应（Floating Body Effect）。
- 亚阈值摆幅（SS）改善： 理想情况下，Tri-gate FinFET 的亚阈值摆幅可接近 60 mV/dec 的理论极限，远优于平面器件的 80–100 mV/dec。
- DIBL（漏致势垒降低）抑制： 三面栅极屏蔽了漏极电场向源端的穿透，DIBL 可控制在 20–50 mV/V 以内，而平面器件在相同沟道长度下通常超过 100 mV/V。
工程直觉： 将 Tri-gate 想象为“三面夹击”的电场控制——顶部栅极控制垂直方向的耗尽，两侧栅极控制水平方向的耗尽。当 WFin 足够窄时，两侧耗尽区在鳍片中心重叠，整个体区被完全耗尽，此时器件行为接近理想开关。
3.3 SOI 与体硅 FinFET 的区别
根据衬底类型，FinFET 可分为 SOI（Silicon-On-Insulator，绝缘体上硅）FinFET 和体硅（Bulk）FinFET 两大类。两者在结构、工艺、性能和成本上存在显著差异。
| 对比维度 | SOI FinFET | 体硅 FinFET |
|---|---|---|
| 衬底结构 | Si / SiO₂埋氧层 (BOX) / 顶层硅 | 单一硅衬底，无埋氧层 |
| 鳍片底部隔离 | BOX 自然隔离，鳍片底部直接接触绝缘层 | 需通过 STI（浅槽隔离）或注入掺杂形成隔离 |
| 漏电路径 | BOX 阻断衬底漏电，无亚阈值穿通至衬底 | 存在鳍片底部至衬底的穿通路径，需额外掺杂抑制 |
| 浮体效应 | BOX 隔离导致体区浮空，存在浮体效应（FBE） | 体区通过衬底接地，无浮体效应 |
| 自热效应 | BOX 热导率低（~1.4 W/m·K），自热效应显著 | 硅衬底热导率高（~150 W/m·K），散热好 |
| 工艺复杂度 | 需 SOI 晶圆 + 选择性外延，成本高 | 标准硅晶圆，工艺成熟，成本低 |
| 阈值电压调控 | 主要通过栅极功函数金属调控 | 可通过衬底偏置（Body Bias）动态调节 Vth |
| 主流应用 | 早期研发、低功耗射频、航天抗辐射 | 主流数字逻辑（Intel、TSMC、Samsung 7nm/5nm/3nm） |
工艺陷阱提示： 体硅 FinFET 的鳍片底部穿通漏电（Sub-Fin Leakage）是早期工艺良率的主要杀手。解决方案是在鳍片底部进行高剂量穿通阻挡层注入（Punch-Through Stopper Implant, PTS），但该注入会引入额外的随机掺杂波动（RDF），导致 Vth 失配。SOI FinFET 天然避免此问题，但代价是自热效应和更高的晶圆成本。
3.4 结构参数对短沟道效应的工程影响
将上述几何定义与结构差异综合起来，可以归纳出 FinFET 抑制短沟道效应的工程杠杆：
- WFin 缩窄 → 抑制穿通： 窄鳍片使源漏耗尽区在体区中心重叠，消除中性体区，从根本上阻断穿通电流。
- HFin 增加 → 提升驱动电流： 更高的鳍片提供更大的 Weff，但过高的 HFin 会增加栅极寄生电容和工艺刻蚀难度。
- Tri-gate 包裹 → 降低 DIBL 和 SS： 三面栅控使沟道电势分布更陡峭，漏极电场被有效屏蔽。
- SOI vs 体硅选择 → 权衡漏电与散热： SOI 提供更好的隔离和更低的结电容，但自热效应限制高性能应用；体硅通过 PTS 注入解决穿通，但引入掺杂波动。
工程案例： Intel 在 22nm 节点首次量产 Tri-gate FinFET 时选择了体硅衬底，通过优化鳍片高度（HFin ≈ 34 nm）和宽度（WFin ≈ 8 nm），结合深穿通阻挡注入，实现了 DIBL < 50 mV/V 和 SS ≈ 70 mV/dec，同时保持了良好的散热特性。这一选择奠定了体硅 FinFET 在数字逻辑领域的主导地位。