2. 传统平面MOSFET的局限：阈值电压滚降与DIBL的物理机制
当MOSFET沟道长度从微米级缩减至深亚微米（<0.25 µm）及以下时，传统平面器件的电学特性出现严重退化。其中，阈值电压滚降（Vth Roll-off）和漏致势垒降低（DIBL）是最具代表性的短沟道效应。理解这两种效应的物理本质，是掌握FinFET架构优势的前提。
2.1 阈值电压滚降（Vth Roll-off）
阈值电压滚降是指随着沟道长度 L 减小，器件的阈值电压 Vth 显著下降的现象。在长沟道器件中，Vth 主要由栅氧化层厚度、掺杂浓度和功函数决定，与沟道长度基本无关。但在短沟道器件中，源/漏结的耗尽区向沟道内部延伸，分担了部分原本由栅极承担的耗尽电荷。
物理机制：电荷共享模型
传统平面MOSFET的栅极下方耗尽区呈梯形分布。在长沟道中，栅极下方的耗尽电荷近似由栅极完全控制。当沟道缩短时，源/漏结的耗尽区与栅极耗尽区重叠，导致栅极实际控制的耗尽电荷减少。根据阈值电压定义：
Vth = Vfb + 2φf + (Qdep_max) / Cox其中 Qdep_max 为栅极控制的最大耗尽电荷密度。由于源/漏共享了部分耗尽电荷，Qdep_max 减小，导致 Vth 下降。沟道越短，共享比例越大，滚降越严重。
2.2 漏致势垒降低（DIBL）
DIBL 是指当漏极电压 Vds 增大时，源/漏之间的势垒高度降低，导致阈值电压下降的现象。在长沟道器件中，漏极电压对源端势垒的影响可以忽略。但在短沟道器件中，漏极电场能够穿透到源端，直接降低源端势垒高度。
物理机制：二维电势分布
在短沟道MOSFET中，沟道电势分布是二维的，同时受栅极和漏极电压控制。漏极电压通过衬底耗尽区耦合到源端，等效于降低了栅极对沟道势垒的控制能力。DIBL 的量化指标通常定义为：
DIBL = -ΔVth / ΔVds (单位: mV/V)DIBL 效应导致器件在 Vds 较高时关断特性恶化，亚阈值摆幅（SS）退化，漏电流增大。
2.3 两种效应的对比与关联
| 特性 | 阈值电压滚降（Vth Roll-off） | 漏致势垒降低（DIBL） |
|---|---|---|
| 主导变量 | 沟道长度 L | 漏极电压 Vds |
| 物理根源 | 源/漏耗尽区与栅耗尽区电荷共享 | 漏极电场穿透至源端，降低势垒 |
| 对 Vth 的影响 | L 减小 → Vth 下降 | Vds 增大 → Vth 下降 |
| 对亚阈值摆幅的影响 | 轻微退化 | 显著退化（SS 增大） |
| 对 Ioff 的影响 | 指数级增大 | 指数级增大 |
| 缓解方法 | 提高沟道掺杂、减薄栅氧化层 | 降低 Vds、采用多栅结构 |
2.4 短沟道效应的工程后果
传统平面MOSFET在沟道长度低于 100 nm 时，短沟道效应变得不可接受。具体表现为：
- 静态功耗失控：Vth 下降导致亚阈值漏电流 Ioff 每十年增加约 10 倍，芯片待机功耗无法满足低功耗要求。
- 噪声容限退化：DIBL 导致 Vth 随 Vds 变化，CMOS 反相器的逻辑摆幅和噪声容限降低。
- 器件失配加剧：短沟道器件对掺杂涨落和工艺波动更敏感，导致芯片内 Vth 分布离散，SRAM 良率下降。
- 迁移率退化：为抑制短沟道效应而提高沟道掺杂浓度，会导致载流子迁移率下降，驱动电流 Ion 受损。
2.5 传统缓解技术的局限性
在 FinFET 出现之前，业界曾尝试多种技术来抑制短沟道效应，但均面临物理极限：
- 提高沟道掺杂浓度：增加耗尽区电荷密度，减小耗尽区宽度。但高掺杂导致载流子迁移率下降、结漏电流增大、随机掺杂涨落（RDF）加剧。
- 减薄栅氧化层厚度：增强栅极对沟道的电容耦合，提高栅控能力。但 SiO₂ 减薄至 1.2 nm 以下时，直接隧穿电流急剧增大，栅漏电不可接受。
- 采用轻掺杂漏（LDD）结构：降低漏端电场峰值，缓解热载流子效应。但对 DIBL 和 Vth Roll-off 的改善有限。
- 使用绝缘体上硅（SOI）技术：通过埋氧层隔离衬底，减小源/漏耗尽区向沟道的延伸。但超薄体 SOI 的制造难度大，自热效应严重。