📚 课程目录第4章 DIBL物理机制

4. DIBL物理机制：源漏耗尽区交叠、势垒降低、亚阈值摆幅退化

漏致势垒降低（DIBL）是短沟道MOSFET中最具代表性的二阶效应之一。其物理本质可归结为：当漏极电压升高时，漏端耗尽区向源端扩展，与源端耗尽区发生交叠，导致源-沟道之间的势垒高度降低，进而引发亚阈值电流增大和亚阈值摆幅退化。本节将从耗尽区交叠、势垒降低和亚阈值摆幅退化三个层面，系统阐述DIBL的物理机制。

4.1 源漏耗尽区交叠：短沟道下的空间电荷共享

在长沟道MOSFET中，源结和漏结的耗尽区彼此分离，沟道电势主要由栅极垂直电场控制。当沟道长度缩短至与源漏耗尽区宽度可比拟时，源端和漏端的耗尽区在沟道中部发生交叠，形成空间电荷共享（Charge Sharing）效应。

  关键物理图像： 漏极电压 \( V_{DS} \) 增大 → 漏结耗尽区宽度 \( W_{D,dep} \) 扩展 → 与源结耗尽区交叠区域增大 → 沟道中部的电势不再仅由栅极决定，而是受到漏极电场的强烈调制。

下表对比了长沟道与短沟道MOSFET在耗尽区分布上的本质差异：

特征	长沟道 MOSFET	短沟道 MOSFET（DIBL显著）
源漏耗尽区关系	完全分离，互不影响	部分交叠，共享沟道空间电荷
沟道电势控制主体	栅极垂直电场（一维控制）	栅极 + 漏极横向电场（二维控制）
耗尽区宽度与沟道长度关系	\( W_{dep} \ll L \)	\( W_{dep} \sim L \) 或更大
漏压对沟道的影响	仅影响漏端附近窄区域	影响整个沟道电势分布

下图展示了短沟道MOSFET中源漏耗尽区交叠的二维示意图：

_DS↑

TCAD仿真观察点： 在Sentaurus或Silvaco中，绘制耗尽区边界（Depletion Region Boundary）随 \( V_{DS} \) 变化的等势线图，可以直观看到交叠区域随漏压增大的扩展过程。当交叠区域覆盖沟道长度的30%以上时，DIBL效应开始显著。

4.2 势垒降低：从二维泊松方程到势垒高度

源漏耗尽区交叠的直接后果是源-沟道势垒高度降低。在长沟道器件中，源端势垒高度由栅极电压和衬底掺杂浓度决定，与漏压无关。但在短沟道器件中，漏极电场通过二维电势分布调制源端势垒。

从二维泊松方程出发：

∂²ψ(x,y)/∂x² + ∂²ψ(x,y)/∂y² = -q(N_D - N_A)/ε_si

在沟道表面（y=0）附近，漏极电压 \( V_{DS} \) 通过横向电场分量 \( \partial^2\psi/\partial x^2 \) 影响源端电势。当沟道长度 \( L \) 缩短时，横向拉普拉斯项增大，导致源端势垒高度 \( \Phi_B \) 随 \( V_{DS} \) 增加而下降。

势垒降低量 \( \Delta\Phi_B \) 的经验表达式为：

ΔΦ_B ≈ η · (W_dep / L) · V_DS

其中 \( \eta \) 为工艺相关因子（通常0.1~0.3），\( W_{dep} \) 为耗尽区宽度，\( L \) 为沟道长度。

下图展示了不同 \( V_{DS} \) 下沿沟道方向的表面电势分布，清晰显示势垒降低过程：

_DS下沟道表面电势分布沟道位置 x (源 → 漏) 表面电势 ψ_s 源漏 V_DS低 V_DS中 V_DS高势垒高度 ΔΦ_B

重要结论： 势垒降低导致源端注入沟道的载流子数量呈指数增加（\( I_D \propto \exp(-\Phi_B/kT) \)），这是DIBL引起亚阈值漏电激增的根本原因。在TCAD仿真中，提取不同 \( V_{DS} \) 下的势垒高度 \( \Phi_B \)，可以定量评估DIBL的严重程度。

4.3 亚阈值摆幅退化：从理想值到实际退化

亚阈值摆幅（Subthreshold Swing, SS）定义为栅极电压每变化1个数量级漏电流所需的变化量：

SS = dV_G / d(log₁₀ I_D)  [mV/dec]

理想MOSFET的SS理论下限为：

SS_min = (kT/q) · ln(10) ≈ 60 mV/dec (在300K)

DIBL导致SS退化的物理机制如下：

势垒降低削弱栅控能力： 漏极电场部分取代栅极对沟道电势的控制，使得栅极电压变化对沟道电流的调制效率下降。
有效沟道长度缩短： 耗尽区交叠使中性沟道区变短，栅极对沟道电势的垂直控制范围缩小。
漏压依赖性： 高 \( V_{DS} \) 下势垒降低更显著，导致SS随 \( V_{DS} \) 增大而恶化。

实际SS可表示为：

SS_actual = SS_min · (1 + C_dep/C_ox) · (1 + λ · V_DS)

其中 \( \lambda \) 为DIBL系数，\( C_{dep} \) 为耗尽层电容，\( C_{ox} \) 为栅氧化层电容。

下表总结了DIBL对亚阈值特性的影响：

参数	无DIBL（长沟道）	有DIBL（短沟道）	退化程度
亚阈值摆幅 SS	60~70 mV/dec	80~120 mV/dec	↑ 30%~100%
阈值电压 V_th	与 V_DS 无关	随 V_DS 增大而下降	↓ 50~200 mV
关态电流 I_off	~pA/μm	~nA/μm 甚至 μA/μm	↑ 3~6个数量级
栅控效率	高（栅极主导）	低（漏极参与控制）	↓ 显著

下图展示了DIBL导致亚阈值摆幅退化的物理过程流程图：

_DS 增大源漏耗尽区交叠加剧源端势垒降低亚阈值摆幅 SS 退化

  TCAD仿真验证方法： 在Sentaurus中，对同一器件分别扫描 \( V_{DS}=0.05V \) 和 \( V_{DS}=1.0V \) 下的 \( I_D-V_{GS} \) 转移特性曲线。提取两条曲线亚阈值区的斜率，计算SS值。若 \( V_{DS}=1.0V \) 下的SS比 \( V_{DS}=0.05V \) 下的SS增大超过20%，则表明DIBL引起的SS退化已不可忽略。

4.4 DIBL效应的定量表征

在TCAD仿真和实验测量中，DIBL通常用以下两种方式定量表征：

阈值电压漂移法： \( DIBL = -\Delta V_{th} / \Delta V_{DS} \)（单位：mV/V）。典型值：长沟道 < 20 mV/V，短沟道 50~200 mV/V。
亚阈值电流比法： 比较低 \( V_{DS} \) 和高 \( V_{DS} \) 下相同 \( V_{GS} \) 处的漏电流比值。

下表给出了不同沟道长度下DIBL系数的典型范围：

沟道长度 L (nm)	DIBL系数 (mV/V)	SS退化程度	适用场景
L > 500	< 20	可忽略	模拟/低频电路
100 < L < 500	20~60	轻微	数字逻辑（成熟节点）
45 < L < 100	60~120	中等	先进CMOS（45nm~28nm）
L < 45	120~300	严重	纳米级节点（需抑制技术）

TCAD校准建议： 在工艺校准阶段，应首先复现长沟道器件（L>1μm）的理想SS值（~60 mV/dec），确认迁移率、掺杂和界面态模型正确。然后逐步缩短沟道长度，观察DIBL系数的变化趋势。若仿真DIBL系数与实测数据偏差超过20%，需调整源漏结深、沟道掺杂分布或栅氧化层厚度等工艺参数。

本节从耗尽区交叠、势垒降低和亚阈值摆幅退化三个递进层次，完整阐述了DIBL的物理机制。理解这些机制是后续进行TCAD仿真建模和器件优化的理论基础。