1. 课程导论：DIBL效应的物理本质、短沟道效应概述、课程目标与学习路径
1.1 从长沟道到短沟道：MOSFET 的尺寸微缩挑战
随着 CMOS 工艺节点从微米级进入纳米级，MOSFET 的沟道长度不断缩短。当沟道长度 L 与源/漏耗尽层宽度之和可比拟时，器件内部电场分布发生根本性变化，导致一系列 短沟道效应。其中，漏致势垒降低 是最具代表性的物理现象之一，直接决定了器件的关态功耗与亚阈值特性。
核心观点： DIBL 是短沟道 MOSFET 中，漏极电压通过二维静电场耦合降低源端势垒，导致阈值电压下降、亚阈值摆幅退化的物理机制。
1.2 DIBL 效应的物理本质
在长沟道器件中，源-沟道势垒主要由栅极电压控制，漏极电压的影响可忽略。当沟道缩短后，漏极耗尽区向源端延伸，与源耗尽区发生 穿通 或 静电耦合，使得源端势垒高度随漏压升高而降低。
物理图像： 想象一个“山脊”——栅压控制山脊高度，漏压则像从山脊另一侧挖土，使山脊变矮。沟道越短，挖土效应越明显。
DIBL 的定量表征通常采用以下公式：
DIBL = (Vth_lin - Vth_sat) / (Vds_sat - Vds_lin) [mV/V]其中，Vth_lin 和 Vth_sat 分别是在低漏压（如 0.05 V）和高漏压（如 1.0 V）下提取的阈值电压。典型值：理想长沟道器件 DIBL < 10 mV/V；先进 FinFET 节点 DIBL 约 50–80 mV/V；平面体硅短沟道器件可达 100–300 mV/V。
1.3 短沟道效应全景概述
DIBL 并非孤立存在，而是与多种短沟道效应相互耦合。下表总结了主要短沟道效应的物理根源与表现：
| 效应名称 | 物理根源 | 主要表现 | 对电路的影响 |
|---|---|---|---|
| DIBL | 漏电场穿透至源端 | Vth 随 Vds 增大而下降 | 关态漏电增加，增益下降 |
| 阈值电压滚降 | 沟道长度缩短导致耗尽区共享 | Vth 随 L 减小而下降 | 器件间失配增大 |
| 亚阈值摆幅退化 | 栅控能力减弱，体效应增强 | SS > 60 mV/dec | 开关速度与功耗折中变差 |
| 载流子速度饱和 | 高电场下迁移率退化 | Idsat 增长减缓 | 驱动电流受限 |
| 穿通效应 | 源漏耗尽区连通 | 漏电流失控 | 器件失效 |
注意： DIBL 与阈值电压滚降常被混淆。滚降是沟道长度缩短的静态效应，而 DIBL 是漏压变化的动态效应。两者在物理机制上相关，但提取方法和电路影响不同。
1.4 课程目标与学习路径
本课程旨在通过 TCAD 仿真与校准 的实践路径，帮助学员系统掌握 DIBL 效应的物理理解、仿真建模与参数提取方法。
课程三大目标
- 物理理解： 从能带图和静电势分布角度，建立 DIBL 的直观物理图像。
- 仿真能力： 使用 Sentaurus TCAD 或类似工具，搭建短沟道 MOSFET 结构，设置物理模型，运行并提取 DIBL 参数。
- 校准方法： 掌握将仿真结果与实验数据或文献数据对齐的校准流程，包括迁移率、掺杂分布、界面态等关键参数的调优。
学习路径图
章节安排概览
| 模块 | 章节 | 核心内容 | 实践环节 |
|---|---|---|---|
| 基础篇 | 1–4 | DIBL 物理、短沟道效应、能带分析 | 手算势垒变化 |
| 仿真篇 | 5–12 | Sentaurus 结构搭建、网格优化、物理模型 | 运行首个 DIBL 仿真 |
| 提取篇 | 13–20 | Vth 提取方法、DIBL 计算、自动脚本 | 批量提取与绘图 |
| 校准篇 | 21–28 | 参数灵敏度分析、校准流程、实验对比 | 完成完整校准案例 |
| 总结篇 | 29–30 | 项目实战、常见问题与进阶方向 | 独立完成 DIBL 分析报告 |
学习建议： 建议学员在开始仿真前，先通过第 2–4 章的能带图和手算练习建立物理直觉。TCAD 工具只是手段，物理理解才是校准成功的关键。
1.5 本章小结
- DIBL 是短沟道 MOSFET 中漏压通过二维静电耦合降低源端势垒的核心效应。
- 短沟道效应包括 DIBL、阈值电压滚降、亚阈值摆幅退化等，彼此关联。
- 本课程以“物理理解 → TCAD 建模 → 仿真提取 → 参数校准”为主线，覆盖从理论到实践的完整闭环。