4. 2T光模块封装与PCB互连协同设计
3.2T光模块的封装与PCB互连不是两个可以分开优化的环节。光引擎的封装类型决定了信号从芯片到PCB的路径长度、寄生参数量级和可用的互连方式，而PCB的叠层、过孔和焊盘设计又反过来约束封装出线的可行性。本节围绕COB/COC封装类型、打线与倒装焊两种互连方式、封装寄生参数提取方法、协同仿真流程以及一个协同设计案例展开，目标是建立"封装—互连—PCB"一体化的设计判断能力。
COB与COC：两种封装形态的取舍
COB（Chip on Board）将裸芯片直接贴装并键合在PCB或封装基板上，省去芯片级封装外壳，互连路径短、成本低，适合光引擎与PCB距离较近、通道数中等的场景。COC（Chip on Carrier）则先把光芯片贴装在陶瓷或金属载体上形成独立的光学子模块，再整体装配到PCB，载体提供更好的散热与机械稳定性，也便于光路对准和单独测试。在3.2T量级下，单通道速率通常达到200G PAM4，通道数多、密度高，COC因热管理和光耦合精度优势更常见于光引擎侧，而电芯片与驱动部分则可能采用COB或倒装焊形式直接与PCB衔接。
选择封装类型时，关键判断依据不是"先进与否"，而是三个约束：一是热耗密度，驱动芯片与TIA的功耗若集中在很小面积上，COC的载体散热更可控；二是光路对准公差，COC可先完成光学校准再上板，降低整板装配难度；三是电互连长度，COB路径更短但出线受PCB焊盘间距限制。实际设计中常出现混合形态：光芯片走COC，电芯片倒装焊在基板上，基板再通过BGA或LGA与PCB连接。
打线与倒装焊：互连方式与寄生特征
打线（Wire Bond）用金线或铜线将芯片焊盘与基板/PCB焊盘连接，工艺成熟、成本低，但每根线都是一个小电感，典型单根金线在200G PAM4频段下的寄生电感约0.5～1.5 nH，且线长、弧高、并行走线间距都会影响串扰与阻抗连续性。倒装焊（Flip Chip）通过焊球阵列直接连接芯片与基板，互连长度从毫米级降到几十微米，寄生电感可低至几十pH，同时焊球阵列提供了大量并行地回流路径，对高速信号的回流完整性更有利。代价是工艺复杂度、热膨胀匹配和底部填充要求更高。
在3.2T模块中，高速差分对从驱动芯片到光调制器的路径若采用打线，必须控制线长一致性和地线伴随；若采用倒装焊，则要重点关注焊球阵列中的信号—地分配、BGA出线扇出以及过孔stub。一个实用的判断是：单通道速率超过100G PAM4、且通道数超过8路时，打线的电感与串扰累积往往成为瓶颈，倒装焊或COC+基板方案更稳妥。
封装寄生参数提取
寄生参数提取不是"跑一次仿真"，而是分层提取、逐段校准的过程。对打线，可用三维电磁场仿真提取单根线的RLCG矩阵，重点看自电感、互感和对地电容；对倒装焊，提取焊球、再分布层（RDL）走线和过孔的S参数；对封装基板，提取BGA球、基板走线和过孔的传输特性。提取时需明确参考面：以封装基板底面焊球为参考面，还是以PCB顶层焊盘为参考面，两者结果不同，全文必须统一。
一个可操作的示例流程是：先建立单通道的三维模型，端口设置在芯片焊盘与基板焊盘之间，扫频范围覆盖0.1～67 GHz（对应200G PAM4的奈奎斯特频率约53 GHz并留余量），提取S参数后转换为差分插入损耗与回波损耗。若在40 GHz处插入损耗超过-3 dB或回波损耗劣于-10 dB，说明该互连段需要优化线长、焊盘或地孔。提取结果以Touchstone文件形式导出，供后续协同仿真使用。
封装与PCB协同仿真流程
协同仿真的核心是把封装模型与PCB模型在同一个参考面下级联，而不是各自独立看指标。流程可归纳为：确定参考面与端口定义→分别提取封装段与PCB段的S参数→在ADS或类似工具中级联→加入芯片IBIS-AMI模型→跑通道仿真看眼图与BER→根据结果回改封装或PCB。级联时最容易出错的是端口阻抗与参考面不一致，导致反射被重复计算或抵消。
判断标准应落在系统级：在200G PAM4、PRBS13Q码型下，通道眼高眼宽是否满足模块规范，BER是否在目标范围内（例如1E-6量级作为设计余量参考）。若眼图闭合，需定位是封装段还是PCB段贡献了主要损耗，可通过分别查看两段的插入损耗曲线来拆分。
协同设计案例：16通道200G PAM4模块
假设一个教学示例：16通道、单通道200G PAM4的3.2T光模块，光引擎采用COC封装，电驱动芯片倒装焊在封装基板上，基板通过BGA与PCB连接。初始设计中，封装段在40 GHz处插入损耗为-2.1 dB，PCB段为-2.6 dB，级联后眼图几乎闭合。拆分后发现PCB段的BGA扇出过孔stub过长，且差分对在过孔处参考平面不连续。处理方式是将过孔改为背钻、缩短stub，并在过孔附近增加地孔；封装段则调整了倒装焊焊球阵列中信号与地的排布，减少相邻差分对间的串扰。重新提取后PCB段40 GHz插入损耗降至-1.8 dB，级联眼图恢复张开，BER满足设计余量。这个案例说明：协同设计的价值不在于单段指标好看，而在于把损耗和反射分配到封装与PCB之间，找到系统最优的折中点。
协同设计还需要在布局阶段就介入：封装基板的BGA球位与PCB焊盘阵列必须一一对应，扇出方向要提前规划，避免PCB走线被迫在BGA区域内换层。光引擎的COC载体与PCB之间的高度差、热膨胀系数匹配也应在结构设计阶段与电设计同步确认，否则后期修改代价远高于前期协调。