1. 课程导入与3.2T光模块系统架构
欢迎进入《3.2T光模块PCB布局布线与高速互连设计》课程。3.2T（即3.2 Tbps）光模块是面向AI算力集群、超大规模数据中心下一代互连的核心器件，其单模块吞吐能力相当于约32个100G通道并行工作。当速率跨过每通道200G PAM4的门槛后，PCB不再只是"承载芯片的板子"，而成为决定信号完整性、电源完整性和量产良率的瓶颈环节。本课程的目标，是让学员从系统架构出发，掌握3.2T光模块PCB从叠层规划、布局分区、高速走线、过孔与连接器设计到仿真验证与可制造性收敛的完整方法。
学习目标与能力定位
完成本课程后，学员应能独立完成以下工作：读懂3.2T光模块的电接口与光接口架构，明确DSP、驱动器、TIA、激光器与光引擎之间的信号关系；根据通道速率与损耗预算制定PCB叠层与材料方案；完成高速差分对的扇出、换层与长度匹配；对关键网络建立插损、回损、串扰与阻抗的仿真判据；并在DFM与量产测试角度评估设计的可制造性。课程强调"参数—结构—结果"的闭环，而非孤立地记忆布线规则。
3.2T光模块的应用场景与性能指标
3.2T光模块主要服务于两类场景。第一类是AI训练集群的Scale-up互连，GPU之间需要极高带宽、极低时延的短距连接，典型传输距离在数十米以内，对时延和误码率极为敏感；第二类是数据中心骨干的Scale-out互连，传输距离可达500m至2km，对光预算和功耗提出更高要求。两类场景共同推动模块向"高速率、低功耗、小体积"演进。
从性能指标看，3.2T模块通常采用8×400G或16×200G的电通道组织方式，单通道电信号速率达到200Gbps PAM4，对应Nyquist频率约53GHz，三次谐波已逼近106GHz。这意味着PCB走线的插入损耗、过孔残桩、连接器阻抗突变都会显著侵蚀眼图。典型工程目标包括：单通道插损控制在规定预算内、回损优于-10dB、串扰低于-30dB、模块整体功耗控制在数十瓦量级。下表给出一个教学用的示例指标框架（数值为合理假设，用于说明设计约束的量级关系，非实测数据）：
| 指标类别 | 示例目标值 | 对PCB设计的直接影响 |
|---|---|---|
| 单通道速率 | 200Gbps PAM4 | Nyquist约53GHz，需低损耗材料 |
| 通道插损预算 | ≤某设定dB@53GHz | 决定板材Df与走线长度上限 |
| 差分阻抗 | 85Ω或100Ω±10% | 决定线宽线距与叠层 |
| 通道间串扰 | ≤-30dB | 决定间距与屏蔽过孔布置 |
| 模块功耗 | 数十瓦量级 | 决定电源完整性与散热布局 |
PCB布局布线与高速互连的关键作用
在3.2T模块中，电信号从金手指连接器进入PCB，经DSP完成均衡与时钟恢复，再送往光引擎驱动激光器；接收方向则由TIA将光电流转换为电压信号，回传至DSP。这条链路上，PCB承担了阻抗连续传输、电源分配、时钟参考与散热传导四重职责。任何一处阻抗不连续都会产生反射，任何一段过长走线都会放大损耗，任何一处电源噪声都会调制到高速信号上。因此，布局布线不是"画完再优化"的收尾工作，而是从架构阶段就必须介入的顶层设计。
下图给出3.2T光模块的系统信号链与PCB关键设计域的对应关系，帮助学员建立"架构—电路—PCB—指标"的整体视图。
整体课程框架与实战项目
课程按"认知—设计—验证—收敛"四段推进。前段建立3.2T模块的系统架构与指标意识；中段进入PCB设计核心，依次讲解叠层与材料选型、高速差分对布局、过孔与连接器互连、电源完整性与散热协同；后段以仿真与测试为主线，训练学员用插损、回损、串扰和眼图判据评估设计；末段聚焦DFM、量产一致性与工程复盘。各章节之间以同一个实战项目贯穿，避免知识点碎片化。
实战项目设定为一块面向AI集群短距互连的3.2T光模块PCB（教学示例，参数为合理假设）。学员将拿到一份包含16×200G PAM4电通道、DSP与光引擎接口定义的架构输入，任务包括：规划8层或10层叠层并选定低损耗板材；完成金手指到DSP、DSP到驱动器的差分对扇出与换层；对最长通道做插损预算估算；布置去耦电容与回流过孔；最后输出一份包含关键网络仿真判据与DFM检查项的设计说明。项目不追求一次成功，而强调"设计—观察—判断—修正"的工程节奏。