4、传输线理论在PCB中的应用：微带线、带状线、共面波导结构、特性阻抗计算、差分阻抗设计、传输线损耗与色散

在光通信设备中，PCB上的信号速率已普遍跨越10Gbps乃至112Gbps SerDes通道。当信号的上升沿时间（而非仅仅时钟频率）与PCB走线的物理长度可比拟时，走线不再是简单的“导线”，而必须被视为具有分布参数的传输线。若忽视其阻抗、损耗与色散特性，将直接导致眼图闭合、误码率恶化甚至链路完全失效。本章将系统阐述PCB中三种主流传输线结构（微带线、带状线、共面波导）的物理特性、工程计算方法、差分设计要点以及损耗与色散的工程应对策略。

上图展示了三种传输线结构的物理形态及其在阻抗、损耗设计中的核心链路关系。工程实践中，选择哪种结构取决于布线层、参考平面完整性、串扰隔离要求以及制造工艺能力。下面将逐一展开其原理、计算与设计方法。

4.1 微带线（Microstrip）结构与特性阻抗计算

核心原理

微带线是位于PCB外层（顶层或底层）的传输线，由介质层下方的连续参考平面和上方的走线构成。其电磁场部分暴露在空气中（Er≈1），部分穿透介质（Er=3.5~4.5），因此有效介电常数（Er_eff）介于1和Er之间。这种非均匀介质结构导致微带线的相速度略高于内层带状线，且色散效应更明显。在光通信模块中，微带线常用于芯片到连接器或芯片到光引擎的短距离互连，因其便于放置测试点（TP）和调试元件。

特性阻抗计算方法

工程上常用经验公式或场求解器计算微带线阻抗。对于W/H在0.1~3.0范围内、T/H<0.5的常规情况，可采用以下修正公式（Hammerstad-Jensen）：

Z₀ = (87 / √(Er_eff + 1.41)) × ln(5.98H / (0.8W + T))
其中 Er_eff = (Er+1)/2 + (Er-1)/2 × (1 + 12H/W)^(-0.5)

实际设计中，线宽W每增加10%，阻抗约下降4~6Ω；介质厚度H每增加10%，阻抗约上升3~5Ω。铜箔厚度T对阻抗影响较小，但在高频下影响导体损耗。

案例拆解：10Gbps光模块DDR接口微带线阻抗失控

背景与约束：某100G QSFP28光模块的DDR4接口（速率2400MT/s）布线在顶层，目标单端阻抗50Ω±10%。PCB叠层为8层，顶层到参考平面H=90μm，Er=4.2，铜厚1oz（T=35μm）。

初始现象：TDR测试发现DDR数据线阻抗仅42Ω，导致信号反射严重，眼图高度下降30%，误码率超过1E-12。

分析过程：使用TDR（时域反射计）定位，发现阻抗偏低区域集中在走线宽度为150μm的段。根据公式反推，当W=150μm时，Z₀≈42Ω，确认是线宽设计过宽。进一步检查设计文件，发现布线工程师误将50Ω单端线宽按75Ω的规则设置。

操作步骤：① 将问题走线宽度从150μm修正为120μm；② 使用Polar软件重新计算，确认Z₀=49.8Ω；③ 重新投板后TDR验证，阻抗为50.3Ω，眼图高度恢复至设计值的95%。

复盘经验：高速PCB设计必须建立阻抗设计规则库，并在布线完成后进行DRC检查。对于外层微带线，由于绿油（阻焊层）会降低阻抗约2~3Ω，设计时应预留补偿量。

4.2 带状线（Stripline）结构与差分阻抗设计

核心原理

带状线位于内层，上下均有参考平面，电磁场完全被介质包裹，因此具有均匀的介质环境，色散小、串扰隔离好。其缺点是布线密度受限于过孔和层间距离，且无法直接放置调试元件。在光通信设备中，带状线是长距离（>5英寸）高速信号的首选，例如SerDes通道从FPGA到光模块连接器的走线。

差分阻抗设计要点

差分阻抗（Zdiff）不仅取决于单端阻抗（Z₀），还受耦合间距（S）影响。对于边缘耦合带状线，近似关系为：

Zdiff ≈ 2 × Z₀ × (1 - 1.4 × S/H)   （当S/H < 0.5时）
Zdiff ≈ 2 × Z₀                     （当S/H > 2时，弱耦合）

设计100Ω差分阻抗时，若S/H=0.3，则单端Z₀需设计为约62Ω；若S/H=0.6，则单端Z₀需约55Ω。间距越小，耦合越强，但过小的间距会增加串扰和制造难度。

案例拆解：112G SerDes长距离带状线差分阻抗优化

背景与约束：某400G交换机背板通道长度达18英寸，采用112G PAM4信号，目标Zdiff=100Ω±5%。叠层为28层，带状线层位于L6，上下参考平面间距H=200μm，Er=3.8。

初始现象：仿真显示通道插损在28GHz处达-8dB，远超-3dB目标，且回波损耗在5GHz处出现-8dB的尖峰。

分析判断：使用HFSS进行3D建模，发现差分阻抗实际为88Ω，偏差12%。原因在于设计时采用了弱耦合（S=400μm），但未考虑过孔残桩（stub）和参考平面开槽的影响。过孔残桩产生谐振，导致回波损耗恶化。

操作步骤：① 将差分间距从400μm调整为250μm，使S/H=1.25，单端Z₀从50Ω调整为55Ω；② 使用背钻工艺去除过孔残桩，残桩长度从300μm降至50μm；③ 在参考平面开槽处添加缝合地孔，间距≤λ/20（约0.5mm）；④ 重新仿真，Zdiff=99.5Ω，插损在28GHz处降至-3.2dB。

结果对比：优化后眼图余量从5%提升至25%，误码率从1E-8改善至1E-15。

4.3 共面波导（CPW/GCPW）结构与应用场景

核心原理

共面波导由中心信号线和两侧共面的地平面构成，信号线与地之间通过介质表面间隙隔离。若底部另有参考地平面，则称为接地共面波导（GCPW）。CPW的主要优势在于：① 地线紧邻信号线，提供了良好的屏蔽和隔离；② 便于在表面安装元件，适合射频前端和光模块的TIA（跨阻放大器）输出；③ 可通过调整间隙（G）和线宽（W）灵活控制阻抗，而不必改变介质厚度。

特性阻抗计算与设计规则

GCPW的阻抗由W、G、介质厚度H、Er以及底部地平面的距离共同决定。近似公式为：

Z₀ ≈ (60π / √Er_eff) × (K(k) / K(k'))
其中 k = W/(W + 2G)，k' = √(1-k²)，K为第一类完全椭圆积分

工程上，GCPW的W通常取信号线宽，G取0.15~0.3mm。若G过小，制造公差会导致阻抗波动；若G过大，则失去共面屏蔽效果。在光模块的25Gbaud以上速率中，GCPW常用于从DSP到光引擎的短距离（<10mm）互连。

常见误区与总结复盘

• 误区1：认为微带线阻抗计算简单，忽略绿油和铜箔粗糙度的影响。实际上，绿油会使阻抗降低2~5Ω，铜箔粗糙度会增加导体损耗。
• 误区2：差分设计中盲目追求强耦合。当S/H<0.2时，制造公差对阻抗影响极大，且差分转单端的模式转换损耗增加。
• 误区3：忽略传输线色散。在PAM4信号中，色散会导致不同频率成分的传播速度不同，引起码间干扰（ISI）。低损耗板材（如MEGTRON6）的Dk随频率变化更小，能有效降低色散。
• 误区4：共面波导的地平面未充分缝合。GCPW两侧地必须通过过孔阵列与底部地连接，过孔间距应小于λ/20，否则会激发槽波模式。

4.4 传输线损耗与色散的工程控制

核心原理

传输线损耗分为导体损耗（αc）和介质损耗（αd）。导体损耗与铜箔的方阻和表面粗糙度有关，频率越高，趋肤效应越明显，电流集中在铜箔表面，粗糙度会显著增加路径长度。介质损耗与材料的损耗角正切（Df）成正比，Df越高，高频能量转化为热量越多。色散则是由于介电常数随频率变化（Dk(f)）导致不同频率分量的相速度不同，引起脉冲展宽。

损耗预算与材料选择

在112G PAM4设计中，通道总损耗预算通常为-20dB@28GHz。其中，导体损耗约占40%，介质损耗约占50%，辐射和阻抗失配约占10%。因此，选择低Df板材（如Megtron6 Df=0.002，FR4 Df=0.02）是降低损耗的关键。

案例拆解：25Gbps光模块SerDes通道损耗超标排障

背景与约束：某25G SFP28光模块的SerDes通道从DSP到激光驱动器走线长度约3英寸，采用带状线结构，板材为普通FR4。测试发现眼图完全闭合，误码率高达1E-6。

初始现象：使用网络分析仪测量通道S参数，在12.5GHz（Nyquist频率）处插损为-6.5dB，远超-3dB目标。

分析判断：计算FR4在12.5GHz的介质损耗：αd = 2.67 × f × Df × √Dk ≈ 2.67×12.5×0.02×2.05 ≈ 1.37dB/inch。3英寸总介质损耗约4.1dB，加上导体损耗约1.5dB，总损耗约5.6dB，与实测接近。确认是板材Df过高导致。

操作步骤：① 将板材更换为Megtron4（Df=0.005），介质损耗降至约1.0dB/inch；② 优化走线宽度从100μm增至120μm，降低导体损耗；③ 在走线两侧增加地孔屏蔽，减少辐射损耗；④ 重新投板后，插损降至-2.8dB，眼图张开度恢复至70%。

风险与代价：更换板材使PCB成本增加约60%，但换来了链路可靠性。若成本敏感，可考虑使用有源均衡器（CTLE/DFE）补偿损耗，但会增加功耗和延迟。