光通信基础与高速信号特征

光通信系统的信号完整性设计，其物理根基在于对“光—电”转换边界上的高速电信号特征的深刻理解。无论是10G时代的简单直调激光器，还是400G时代的相干DSP与高阶调制，PCB设计人员面对的核心对象始终是：光模块电接口上的高速串行信号。本章将系统梳理光通信系统架构、主流电接口标准（SFI、XFI、CEI）、速率演进脉络，以及决定PCB设计难度的关键参数——信号上升时间与带宽的关系。只有透彻理解这些基础，后续的阻抗控制、损耗预算、串扰抑制等设计手段才有明确的物理目标。

2.1 光通信系统架构与信号链路

核心原理：从光信号到电信号的完整链路

光通信系统的本质是将电信号调制到光载波上，经过光纤传输后再解调回电信号。在PCB设计视角下，我们关注的是光模块与主机芯片之间的电信号互连。一个典型的光模块内部包含：光接收组件（PD+TIA，光电二极管+跨阻放大器）、光发射组件（LD+Driver，激光器+驱动芯片）、以及负责信号处理的DSP或CDR芯片。光模块通过金手指与主机PCB上的连接器对接，高速差分信号从DSP输出后，经过模块内部走线、金手指、连接器、主板走线，最终到达交换芯片或MAC芯片。

这条链路上的每一个物理结构——无论是模块内部的键合线、金手指的焊盘，还是主板上的过孔和走线——都会对高速信号产生阻抗不连续、损耗和串扰。因此，信号完整性设计必须从系统层面统筹考虑，而不能只关注PCB走线本身。

判断方法：识别链路中的关键节点

在实际工程中，我们可以将光模块电接口链路划分为三个层级：

• 芯片级互连：光模块内部DSP与TIA/Driver之间的互连，通常由模块厂商完成，但PCB设计者需要了解其输出驱动能力。
• 封装级互连：DSP芯片到金手指焊盘的封装走线，这部分决定了模块的固有损耗和回波损耗特性。
• 板级互连：从连接器到主板接收芯片的走线，这是PCB设计者可以完全控制的部分，也是信号完整性优化的重点。

设计时，应首先获取光模块规格书中给出的电接口回波损耗模板和差分阻抗要求（通常为100Ω±10%），以此作为PCB走线阻抗设计的基准。

2.2 光模块电接口标准：SFI、XFI与CEI

核心原理：标准定义的不仅是速率

光模块电接口标准定义了模块与主机之间的电气规格，包括差分阻抗、信号电平、眼图模板、抖动容限等关键参数。理解这些标准是进行PCB设计的前提，因为不同的标准对应不同的信号速率和损耗预算。

从表中可以看出，CEI标准已成为当前高速互连的主流参考。CEI-56G-VSR（Very Short Reach）专门针对模块内部或模块到芯片的短距离互连，其信道插入损耗预算通常在10dB以内；而CEI-56G-LR（Long Reach）则适用于背板等长距离场景，预算可达20dB以上。PCB设计者需要根据实际链路长度选择对应的标准作为设计目标。

操作流程：如何根据标准确定设计指标

1. 确认光模块支持的电接口标准（查看模块数据手册的“Electrical Interface”章节）。
2. 根据标准查找对应的差分回波损耗模板（如CEI-56G-VSR的ILD模板）。
3. 计算链路总损耗预算：连接器损耗 + PCB走线损耗 + 过孔损耗 ≤ 标准允许的最大值。
4. 确定PCB走线长度上限：根据所选板材的损耗因子（Df）和走线宽度计算单位长度损耗。

2.3 高速信号速率演进：从10G到400G

核心原理：速率提升带来的设计范式转变

光通信速率从10G演进到400G，并非简单的“速度变快”，而是调制方式和信道编码的根本性变革。10G和25G时代采用NRZ（非归零）调制，每个符号携带1比特信息；而50G及以上速率普遍采用PAM4（四电平脉冲幅度调制），每个符号携带2比特信息。这意味着在相同波特率下，PAM4信号的电平间距仅为NRZ的1/3，对噪声和串扰的容忍度大幅下降。

以400G为例，常见的实现方案是8路×50G PAM4（使用QSFP-DD封装）或4路×100G PAM4（使用QSFP112封装）。无论哪种方案，单通道速率都远高于10G时代，信号上升时间从10G时代的约35ps缩短到100G PAM4的约9ps。上升时间越短，信号包含的高频分量越丰富，对PCB走线的损耗、过孔的寄生电容、连接器的带宽都提出了严苛要求。

案例拆解：25G NRZ升级到50G PAM4的PCB改造

背景与约束：某数据中心交换机项目，原设计为100G（4×25G NRZ）端口，现需升级为200G（4×50G PAM4）端口。原有PCB板材为FR4（Df≈0.018@10GHz），走线长度最长约5英寸，连接器为QSFP28。

初始现象：在实验室测试中，将原有PCB直接用于50G PAM4信号传输，眼图完全闭合，误码率高达1E-6，远不能满足1E-12的指标要求。

分析判断过程：通过时域反射计（TDR）测试发现，连接器焊盘处的阻抗不连续（实测85Ω，目标100Ω）和FR4板材的高损耗（5英寸走线在13.28GHz（50G PAM4奈奎斯特频率）处损耗约8.5dB）是主要瓶颈。NRZ信号对8.5dB损耗尚可容忍（通过接收端均衡），但PAM4信号的电平间距只有NRZ的1/3，相同损耗下信噪比恶化约9.5dB，导致眼图完全闭合。

实际操作步骤：

1. 将连接器焊盘区域的反焊盘（anti-pad）加大，优化回流路径，将阻抗不连续从85Ω改善到95Ω。
2. 将最长走线从5英寸缩短到3.5英寸，通过调整布局将部分走线移至更靠近连接器的层。
3. 在接收端启用CTLE（连续时间线性均衡）和DFE（判决反馈均衡），补偿剩余损耗。

结果对比：改造后，眼图张开度从完全闭合改善到眼高约45mV（目标≥30mV），误码率降至1E-12以下。但代价是布局调整导致PCB面积增加约8%，且DFE功耗增加约0.5W/通道。

复盘经验：从NRZ升级到PAM4，不能只依赖接收端均衡来“硬扛”损耗。PCB设计阶段就必须按PAM4的噪声预算重新评估走线长度、板材选择和连接器选型。FR4在50G PAM4场景下基本达到极限，建议直接选用Mid-loss或Low-loss板材。

2.4 信号上升时间与带宽关系

核心原理：上升时间决定有效带宽

数字信号的上升时间（通常定义为10%-90%幅值变化所需时间）是决定信号频谱范围的核心参数。工程上常用经验公式：

BW(-3dB) ≈ 0.35 / Tr

其中，BW为信号的有效带宽（GHz），Tr为上升时间（ns）。例如，一个上升时间为35ps的信号，其有效带宽约为10GHz。这意味着PCB走线、连接器和过孔必须在10GHz频率范围内保持可接受的传输特性，否则信号上升沿会进一步退化。

更严格的分析需要考虑信号的比特率和调制方式。对于NRZ信号，上升时间通常约为比特周期的0.2-0.3倍；对于PAM4信号，由于电平切换幅度更小，上升时间可以略短，但有效带宽需求反而更高，因为PAM4对线性度要求更苛刻。

判断方法：从速率推算设计带宽

需要注意的是，PCB设计中的“带宽”不仅指-3dB频率点。在高速链路中，我们更关心的是在奈奎斯特频率（即波特率的一半）处的插入损耗和回波损耗。例如，50G PAM4的奈奎斯特频率为13.28GHz，设计目标通常要求在该频率处总链路损耗不超过10dB（VSR标准）。

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