3. Coherent光引擎核心架构选型
当单通道速率从800G迈向1.6T、3.2T时,架构选型不再是“习惯用哪种”的问题,而是“哪种架构在3.2T的波特率、链路预算和功耗约束下还能闭合”的问题。本节先对比IM-DD(强度调制—直接检测)与相干架构在3.2T场景下的本质差异,再拆解相干收发机的基本组成,并说明它为何天然适配3.2T。
一、IM-DD与相干:差异不在“调制格式”,而在“检测维度”
IM-DD只利用光载波的强度一个维度:发送端用MZM或EML把电信号映射为光功率变化,接收端用光电二极管直接检测光功率,输出电流正比于入射光功率。它的优点是结构简单、成本低、功耗小,在800G及以下短距场景(如500m DR8、2km FR4)仍是主力。但它的根本限制在于:检测只保留幅度信息,相位与偏振信息全部丢失,因此无法通过高阶调制(如16QAM、64QAM)在有限波特率下提升每符号比特数。
相干架构则同时利用光载波的幅度、相位、偏振四个维度(I/Q两路×两个偏振态)。发送端用IQ调制器把比特映射到复数星座点,接收端用本振(LO)与信号光在90度混频器中干涉,再由平衡探测器把光场分解为I/Q基带电信号,最后经DSP恢复星座点。这意味着:在同样波特率下,相干可以用16QAM实现4 bit/符号,用64QAM实现6 bit/符号,而IM-DD的PAM4只有2 bit/符号。
以3.2T为例:若采用IM-DD+PAM4,需要约1600 GBaud的波特率,远超当前InP和硅光调制器的带宽极限(约100~120 GHz),几乎不可实现。若采用相干+16QAM,3.2T只需约800 GBaud;若用64QAM,则约533 GBaud。即便考虑FEC开销和实际DSP余量,相干方案所需的波特率也落在当前可实现的范围内。这是相干架构适配3.2T的第一层原因:用调制阶数换波特率。
二、相干收发机的基本组成
相干收发机由发送链路和接收链路两部分构成,核心器件包括:
- 本振(LO):提供与信号光频率接近的参考光,其相位噪声和频率稳定性直接决定接收端能否正确解调相位信息。在3.2T中,LO通常与信号光同源或通过窄线宽激光器提供,线宽需控制在100 kHz量级以内。
- 90度混频器(90° Hybrid):将信号光与LO光混合,输出四路光场:I+、I−、Q+、Q−。其核心作用是把信号光的相位信息转换为两路正交的强度差,使后续平衡探测能同时提取I和Q分量。
- 平衡探测器(Balanced Photodiode, BPD):对I+与I−、Q+与Q−分别做差分探测,输出I(t)和Q(t)两路基带电信号。差分结构可抑制共模噪声(如LO的强度噪声),提升信噪比。
- 跨阻放大器(TIA)与ADC:将BPD输出的微弱电流转换为电压并数字化,供DSP处理。
- DSP:完成时钟恢复、偏振解复用、频偏与相位估计、自适应均衡、载波相位恢复和FEC解码。在3.2T中,DSP的功耗和吞吐量是系统级瓶颈之一。
发送链路则包括:激光器、IQ调制器(或双偏振IQ调制器)、驱动放大器、以及偏置控制电路。IQ调制器需要精确控制I/Q两路的偏置点,否则星座图会畸变,导致误码率上升。
三、相干架构对3.2T的适配性分析
相干架构适配3.2T,除了“降波特率”这一直接原因,还有三个工程层面的支撑:
第一,链路预算更优。相干接收的灵敏度比IM-DD高约10~15 dB,因为平衡探测和本振增益提供了额外的信号放大。在3.2T场景下,若采用IM-DD,为补偿高波特率带来的SNR劣化,需要更高的发射功率或更短的传输距离;而相干架构可以在同等发射功率下支持更长的链路,或为FEC留出更多余量。
第二,频谱效率更高。3.2T若用IM-DD+PAM4,需要占用约800 GHz以上的光带宽(按1600 GBaud、滚降系数0.1估算),远超C波段可用带宽。相干+16QAM只需约400 GHz,64QAM约267 GHz,可在C波段内实现多通道波分复用,这是3.2T系统级可行性的关键。
第三,DSP可补偿链路损伤。相干DSP可以同时补偿色散、偏振模色散、频偏和相位噪声,而IM-DD只能做简单的均衡。在3.2T的高波特率下,色散和PMD的影响被放大,相干DSP的补偿能力成为链路闭合的必要条件。
四、工程验证中的关键观察点
在3.2T相干光引擎的工程验证中,需要重点观察以下参数:
| 观察项 | 典型目标值(示例) | 判断依据 |
|---|---|---|
| 本振线宽 | < 100 kHz | 线宽过大导致相位噪声恶化,星座点发散 |
| 90°混频器正交误差 | < 5° | 正交误差导致I/Q串扰,EVM上升 |
| 平衡探测器共模抑制比 | > 20 dB | 抑制LO强度噪声,提升SNR |
| DSP均衡收敛时间 | < 1 μs | 收敛过慢导致帧头丢失 |
| 误码率(BER) | < 1e-3(FEC前) | 经HD-FEC后可降至1e-15以下 |
需要说明的是,上表中的目标值是基于当前3.2T相干系统的一般工程经验给出的示例性参考,实际验证中需根据具体调制格式、FEC方案和链路条件调整。例如,采用64QAM时对EVM的要求比16QAM更严苛,本振线宽和混频器正交误差的容限会相应收紧。