2. 2T光引擎需求分解与规格定义
3.2T光引擎不是把1.6T简单翻倍，而是要在通道数、单通道波特率、调制格式、误码率、功耗和封装尺寸之间重新做一次系统级权衡。需求分解的目标，是把“3.2T”这个顶层容量目标，拆成可被光芯片、DSP、驱动、封装和系统接口分别承接的规格条目，并建立需求到模块的映射关系。
一、从800G/1.6T演进看3.2T的容量来源
800G代际的典型实现是8×100G PAM4，单通道约53GBaud；1.6T代际主流为8×200G PAM4，单通道约106GBaud，或16×100G PAM4。到了3.2T，若沿用8通道，单通道需达到400G，对应约212GBaud PAM4，这对硅光调制器、驱动带宽和DSP功耗都过于激进。因此3.2T更现实的路径是16×200G PAM4，单通道约106GBaud，与1.6T单通道速率持平，靠通道数翻倍获得容量。另一条备选是8×400G PAM6/PAM8，但调制阶数提升会显著压缩SNR余量，需更复杂的DSP均衡。
下面这张图给出从800G到3.2T的通道—波特率—调制格式演进关系，以及3.2T两条候选路径的分叉点。
二、顶层规格的逐项推导
通道数与波特率。3.2T = 3200 Gbit/s。若采用16通道，每通道净荷200G，PAM4每符号2bit，则符号率 = 200 / 2 = 100 GBaud，考虑FEC开销与线路编码，实际波特率约106 GBaud。若采用8通道，每通道400G，PAM4需200 GBaud，PAM6每符号约2.58bit，需约155 GBaud，仍高于当前硅光调制器可稳定工作的带宽窗口。因此16×106 GBaud PAM4是当前工艺条件下最平衡的选择。
误码率与FEC。3.2T系统通常采用KP4 RS(544,514) FEC，纠错前BER门限约2.4e-2，纠错后要求≤1e-15。这意味着光链路SNR预算必须保证在106 GBaud下Pre-FEC BER不高于2.4e-2。若采用PAM6，同等SNR下BER会恶化约一个数量级，需要更强的FEC或更高阶DSP，功耗代价明显。
功耗预算。以30 pJ/bit为目标，3.2T对应96W。分解到模块：DSP约35W，驱动与TIA约20W，光芯片与激光器约15W，封装与供电约10W，其余为裕量。若采用CPO，DSP与光引擎共封装可省去部分SerDes功耗，但热管理难度上升。
封装尺寸。16通道并行意味着光接口密度翻倍。可插拔方案需OSFP-XD或QSFP-DD800的加长版本，面板密度受限；CPO方案将光引擎靠近ASIC，尺寸可压缩，但可维护性下降。封装尺寸最终由通道间距、光纤阵列间距和散热路径共同决定。
三、需求到模块的映射表
下表把顶层规格逐条映射到承接模块，并给出示例目标值与验证方式。表中数值为教学示例，实际项目需根据工艺库和链路预算调整。
| 顶层需求 | 规格条目 | 承接模块 | 示例目标值 | 验证方式 |
|---|---|---|---|---|
| 容量3.2T | 通道数×单通道速率 | 光引擎通道布局 | 16×200G PAM4 | 通道误码扫描 |
| 单通道速率 | 波特率 | 调制器/驱动带宽 | 106 GBaud | 眼图与S21测试 |
| 调制格式 | PAM4阶数 | DSP与驱动线性度 | 4电平，THD<5% | EVM与线性度测试 |
| 误码率 | Pre-FEC BER | FEC与链路SNR | ≤2.4e-2 | BER扫描与FEC余量 |
| 功耗 | pJ/bit | DSP/驱动/激光器 | ≤30 pJ/bit | 功耗分解测量 |
| 封装尺寸 | 面板密度与散热 | OSFP-XD或CPO | ≤1.5U面板密度 | 热仿真与插拔测试 |
四、规格定义中的关键权衡
3.2T规格定义的核心矛盾在于：通道数增加会带来封装密度和散热压力，波特率提升会压缩SNR余量，调制阶数提高会加剧DSP功耗。三者不能同时最优，必须根据应用场景排序。数据中心内部互联优先考虑功耗和密度，可接受16×106 GBaud PAM4；长距互联优先考虑SNR余量，可能回到8×200G PAM4加更复杂FEC。需求到模块的映射表不是一次性的，而是随工艺进展和系统约束迭代更新的工程基线。
完成本节后，应能独立写出3.2T的顶层规格草案，并说明每条规格由哪个模块承接、用什么方式验证。下一阶段将进入光引擎架构设计，把这些规格转化为具体的光路与电路拓扑。