2. SerDes架构与光模块接口类型
SerDes（Serializer/Deserializer，串行器/解串器）是高速光模块电接口的核心引擎。它的基本任务是把并行低速数据转换为高速串行比特流发送，并在接收端从串行比特流中恢复时钟与数据。理解 SerDes 的内部结构，是判断光模块电接口能否与主机 ASIC、交换芯片或 FPGA 成功互连的前提。
一、SerDes 的基本原理与信号链
发送方向（TX）通常包含：并行数据输入、FIFO 缓冲、编码/扰码、串行化器（MUX）、发送均衡（前馈均衡 FFE 或去加重）、驱动器，最终输出差分信号。接收方向（RX）则相反：差分输入、连续时间线性均衡器（CTLE）、可变增益放大器（VGA）、判决反馈均衡器（DFE）、时钟数据恢复（CDR）、解串器（DEMUX）、解码/解扰，输出并行数据。
以 25.78125 Gbps（即 25G NRZ，对应 100G 光模块的 4 通道之一）为例，若内部并行位宽为 40 bit，则并行时钟为 25.78125 Gbps ÷ 40 ≈ 644.5 MHz。串行化器需要在这个并行时钟下把 40 bit 数据按位依次送出，每一位的 UI（单位间隔）约为 38.79 ps。这个数值直接决定了后续 PCB 走线、连接器和光模块金手指的阻抗与损耗要求。
CDR 的位置在接收链路的均衡之后、解串之前。它的作用是：从经过均衡的模拟信号中提取出与数据速率一致的时钟，并用该时钟对数据重新采样。CDR 的环路带宽、抖动容限和锁定时间，是评估光模块接收性能的关键参数。均衡器则分布在 CDR 之前：CTLE 补偿信道高频损耗，DFE 消除后游码间干扰（ISI）。在 25G/50G PAM4 及更高速率下，FFE+CTLE+DFE 的组合几乎成为标配。
二、光模块中常见电接口规范
光模块的电接口（Electrical Interface）定义了主机侧与模块侧之间的并行/串行通道数量、速率、编码方式和电气特性。常见规范包括：
- SFI（SerDes Framer Interface）：OIF 制定的通用电接口，常见 SFI-5、SFI-S 等，用于 10G/25G 级别的串行互连，通常为单通道或少量通道，强调低抖动和均衡能力。
- CAUI（100G Attachment Unit Interface）：IEEE 802.3ba 定义的 100G 电接口，CAUI-4 为 4×25.78125 Gbps NRZ，CAUI-10 为 10×10.3125 Gbps。CAUI-4 是当前 100G 光模块最主流的电接口形态。
- OIF 400G（CEI-56G / 112G）：OIF 针对 400G 及更高速率制定的通用电气接口，包括 CEI-56G-VSR/MR/LR 和 CEI-112G 系列。400G 光模块常见 8×50G PAM4（400GAUI-8）或 4×100G PAM4（400GAUI-4）电接口。
选型时需重点关注：通道数、每通道速率、调制格式（NRZ/PAM4）、信道损耗预算（如 VSR 约 5 dB、MR 约 15 dB、LR 约 25 dB）、FEC 要求以及主机 SerDes 是否支持对应协议。例如，若主机 ASIC 仅支持 4×25G NRZ，则无法直接驱动 400GAUI-8 的 8×50G PAM4 模块，需要中间 retimer 或更换端口配置。
三、教学示例：100G CAUI-4 与 400GAUI-8 的接口对比
假设某交换机端口支持 100G CAUI-4 和 400GAUI-8 两种模式。在 100G CAUI-4 下，每通道 25.78125 Gbps NRZ，UI≈38.79 ps，信道损耗预算约 10 dB（含 PCB 和连接器）。在 400GAUI-8 下，每通道 53.125 Gbps PAM4，UI≈18.82 ps，符号率为 26.5625 GBd，信道损耗预算更紧，通常要求 VSR 级别约 8 dB 以内，并需要 FEC（如 RS(544,514)）来保证误码率。
实际调试时，可先读取模块的 EEPROM（A0h/A2h）中的速率标识和接口类型，再检查主机 SerDes 的 TX FFE 预设与 RX CTLE/DFE 自适应状态。若链路误码率偏高，优先观察眼图张开度、CDR 锁定状态和均衡器收敛标志，而不是盲目调整发送幅度。
总结来看，SerDes 架构决定了光模块电接口的“物理极限”，而 SFI、CAUI、OIF 400G 等规范则定义了互操作的语言。掌握 CDR 与均衡器的位置关系，以及各接口的速率、通道和损耗预算，才能在选型与调试中做出正确判断。