1. CPO系统架构总览

共封装光学（Co-Packaged Optics，CPO）指的是把光引擎（Optical Engine，OE）与交换 ASIC、GPU 或 CPU 等主芯片放在同一封装基板（Package Substrate）上，使电信号在封装内部完成从 SerDes 到光调制器的短距离传输，再由光纤对外连接。它的核心不是"把光模块做小"，而是把原本位于面板端口、经由 PCB 走线和连接器到达芯片的高速电通道，压缩到封装内几毫米到几十毫米的范围内。理解这一点，是理解 CPO 全部架构取舍的起点。

一、从可插拔到共封装：演进驱动力

传统可插拔光模块（Pluggable Optics）把光电器件封装在模块外壳内，插在交换机面板的笼子里，模块与 ASIC 之间要经过 PCB 走线、连接器、金手指等多段通道。以 800G 端口为例，若采用 8×100G 电通道，单通道 112Gbps PAM4 信号在 FR4 板材上的损耗可达 1dB/inch 量级，加上连接器与过孔，整条通道插损常达 20dB 以上，必须依赖重定时器（Retimer）或强均衡（如 15dB 以上 CTLE/DFE）才能闭合链路预算。速率继续提升到 200G/lane 时，电通道的损耗、串扰与功耗代价迅速变得不可接受。

CPO 的驱动力可以归纳为三条主线：功耗——去掉可插拔模块中的 DSP/Retimer 与长距离电驱动，每比特功耗可从约 15pJ/bit 量级降到 5pJ/bit 以下（示例量级，实际取决于工艺与链路设计）；密度——面板端口密度受笼子尺寸与散热限制，而封装内光引擎可沿基板边缘密集排布；信号完整性——把 112G/224G 电通道缩短到封装内，链路预算大幅宽松。代价则是可维护性下降、热耦合增强、封装工艺复杂度上升，这些正是后续章节要展开的工程问题。

二、边界划分：可插拔、NPO 与 CPO

三者常被混用，边界应以"光引擎相对主芯片的位置与电通道长度"来划分，而不是以是否可插拔来划分。

需要强调：NPO 与 CPO 的分界不在"是否在同一块 PCB"，而在"是否共用同一封装基板"。NPO 的光引擎仍通过 PCB 上的高速走线连到 ASIC 封装焊球，因此电通道虽短于可插拔，但仍受 PCB 损耗约束；CPO 则把这段通道移入基板内部，甚至采用硅中介层（Interposer）或桥接（Bridge）实现芯片间高密度互连。表中功耗为示例量级，用于建立数量级直觉，不代表任何具体产品的实测值。

三、系统级架构分层

CPO 系统可以按"电—光—热—机械—控制"五个维度分层理解，但更实用的做法是按信号链分层，从主芯片一路看到光纤：

• 芯片层：交换 ASIC 或计算芯片，内部 SerDes 输出高速电信号，通常为 112Gbps 或 224Gbps PAM4。
• 封装内电互连层：基板走线、硅中介层或桥接芯片，把 SerDes 信号送到光引擎的驱动输入端，长度控制在毫米级。
• 光引擎层：包含驱动器、调制器（如硅基马赫-曾德尔调制器 MZM 或微环调制器 MRM）、光电探测器、跨阻放大器，以及耦合结构。
• 光源层：外置激光源（ELS）或集成激光器，通过光纤或波导把连续光（CW）送入光引擎。外置方案便于散热与更换，是当前主流选择。
• 光纤耦合与布线层：光纤阵列单元（FAU）、边缘耦合或光栅耦合器，把光引擎输出耦合到单模光纤，再经光纤 shuffle 到面板连接器。
• 控制与管理层：通过 I2C/MDIO 等低速总线读取温度、光功率、偏置电流，完成闭环控制与告警上报。

下面这张图把上述分层与信号流向放在一起，同时标出可插拔、NPO、CPO 三种形态中"电通道"所处的位置差异，便于对照理解边界划分。

四、架构分层带来的工程含义

把系统拆成分层之后，几个关键工程问题就变得清晰。第一，热：ASIC 功耗可达数百瓦，光引擎对温度敏感（硅基微环的谐振波长随温度漂移约 0.1nm/K 量级），两者共封装意味着热耦合不可避免，需要外置光源、热隔离结构或闭环波长锁定来应对。第二，可维护性：可插拔模块故障时更换模块即可，CPO 中光引擎与 ASIC 同封装，通常需要整板或整封装更换，因此可靠性指标（如 FIT 率）必须显著优于可插拔方案才具备经济性。第三，测试：封装完成后光路难以单独探测，需要在晶圆级或封装前完成光引擎的已知良好芯片（KGD）筛选，这对测试接口与耦合工艺提出新要求。