1. CPO与高速通道工程导论
当数据中心交换芯片的容量从 12.8Tb/s 迈向 51.2Tb/s 乃至 102.4Tb/s 时，面板上可用的物理空间和可接受的功耗预算并没有同步增长。传统可插拔光模块（如 QSFP-DD、OSFP）把电信号从交换 ASIC 引出，经过封装、PCB 走线、连接器、模块内部再驱动光引擎，这条链路在 112Gbps PAM4 及以上速率时，每比特能耗和信号损耗都变得难以承受。共封装光学（Co-Packaged Optics，CPO）正是为应对这一矛盾而出现的系统级方案：把光引擎（Optical Engine，OE）从可插拔模块中移出，直接与交换 ASIC 封装在同一基板或同一封装体内，使高速电信号只在极短距离内传输，从而降低损耗、功耗和延迟。
CPO 的驱动力：从“可插拔”到“共封装”
理解 CPO 的驱动力，需要先看清传统可插拔架构的瓶颈。以 51.2Tb/s 交换系统为例，若采用 112Gbps PAM4 SerDes，需要约 512 条差分通道（含冗余）。这些通道从 ASIC 出发，经封装基板、BGA、PCB 过孔、连接器，最终到达面板模块，单条通道的插入损耗在 28GHz 附近可能达到 20～30dB。为补偿损耗，SerDes 需要更强的均衡和更大的驱动摆幅，功耗随之上升。行业经验数据表明，可插拔光模块方案在 112Gbps 时每比特能耗约为 15～20pJ/bit，而 CPO 方案有望降至 5～10pJ/bit 量级。这不是简单的“省电”，而是决定系统能否在风冷条件下继续扩展的关键。
CPO 的核心思路是缩短“电”的路径、延长“光”的路径。ASIC 与光引擎之间的电接口距离从数十厘米缩短到数厘米甚至毫米级，损耗大幅下降；光信号则通过光纤从封装边缘引出，承担长距离传输。这样，高速电通道的均衡压力减小，SerDes 可以工作在更低的功耗和更简单的架构下。同时，面板上不再需要密集的光模块笼子，散热和面板密度问题也得到缓解。
系统架构：CPO 的典型组成
一个典型的 CPO 交换系统包含以下关键部分：交换 ASIC、封装基板、光引擎、光纤阵列单元（FAU）、外部激光源（ELS 或集成激光器）、以及电源与散热结构。ASIC 通过封装内的高速电接口（如 XSR、USR 或专有接口）与多个光引擎相连；每个光引擎内部包含调制器、光电探测器、驱动与跨阻放大器等。光信号经 FAU 耦合到光纤，再通过前面板或封装边缘的光纤连接器引出。
这里有一个重要的架构选择：激光源是集成在光引擎内，还是外置。外置激光源（Remote Laser）把激光器放在封装外，通过保偏光纤送入光引擎，好处是激光器热量不进入封装、便于维护和冗余；代价是增加了光纤耦合和保偏管理。集成激光器则更紧凑，但热管理复杂。实际系统中，两种方案都有采用，取决于功耗、可靠性和可维护性权衡。
信号完整性挑战：CPO 并没有“消灭”SI 问题
很多人误以为 CPO 把电通道缩短后，信号完整性问题就自然消失了。事实并非如此。CPO 把 SI 挑战从“长通道损耗”转移到了“高密度封装内互连”和“光电协同”上。具体来说，有以下几个关键问题。
第一，封装内电接口的密度与串扰。ASIC 与光引擎之间的 XSR/USR 接口虽然距离短，但通道数量极大，走线间距极小。在 112Gbps PAM4 下，相邻通道之间的串扰（Crosstalk）可能成为主要噪声源。封装基板上的走线需要严格控制阻抗、参考平面完整性和过孔结构。此外，BGA 球栅阵列中的信号球与电源球分配也会影响回流路径和噪声耦合。
第二，光引擎的带宽与线性度。光引擎中的调制器（如硅光 MZM 或微环调制器）和驱动器需要支持 112Gbps PAM4 甚至更高。硅光调制器的非线性、温度漂移和偏置点控制直接影响眼图质量。微环调制器对波长和温度极其敏感，需要复杂的锁定和补偿电路。这些因素都会反映到最终的误码率（BER）和 TDECQ 指标上。
第三，电源完整性与热耦合。CPO 封装内同时存在大功率 ASIC、光引擎和激光源，电源分配网络（PDN）需要在极小空间内提供低噪声供电。光引擎的模拟电路对电源纹波敏感，而 ASIC 的开关噪声可能通过 PDN 耦合过来。同时，温度变化会改变硅光器件的折射率和调制效率，形成热—光—电耦合问题。
第四，测试与可维护性。可插拔模块可以单独更换和测试，而 CPO 把光引擎与 ASIC 绑定在一起，一旦某个光引擎失效，维修成本极高。因此，CPO 系统需要更完善的在线监测（如光功率监测、BER 监测、温度监测）和冗余设计。测试点也从面板转移到了封装内部，对测试设备和探针技术提出了新要求。
课程学习地图：从原理到工程实践
本课程围绕 CPO 信号完整性与高速通道工程展开，共 30 章，整体分为四个层次。第一层是基础与架构，包括 CPO 驱动力、系统架构、光电接口标准和封装基础，帮助建立全局认知。第二层是高速电通道工程，涵盖 SerDes 架构、PAM4 信号、通道建模、阻抗匹配、串扰分析、均衡与时钟恢复，这是 SI 工程师的核心能力区。第三层是光电协同与光引擎，包括硅光调制器、驱动电路、TIA、激光源、光耦合和光电联合仿真。第四层是系统集成与验证，涉及 PDN、热管理、测试测量、故障排查和可靠性设计。
学习本课程时，建议始终带着一个具体系统参数来思考。例如，假设你正在设计一个 51.2Tb/s CPO 交换机，ASIC 到光引擎的通道长度为 15mm，目标 BER 为 1E-15，调制格式为 112Gbps PAM4。那么你需要回答：这个通道的插入损耗和回波损耗预算是多少？串扰需要控制在什么水平？均衡方案如何选择？光引擎的 TDECQ 目标是多少？这些问题的答案，会在后续章节中逐步展开。
关键指标与工程判断依据
在 CPO 高速通道工程中，以下几个指标贯穿始终，后续章节会反复用到。第一，每比特能耗（pJ/bit），衡量系统能效，CPO 目标通常在 5～10pJ/bit。第二，插入损耗（IL）与回波损耗（RL），描述通道对信号幅度和反射的影响，112Gbps 下封装内通道 IL 通常要求控制在 10dB 以内。第三，串扰（NEXT/FEXT），通常要求低于信号幅度 20dB 以上。第四，TDECQ（发射机色散眼图闭合代价），衡量光发射机质量，112Gbps PAM4 下通常要求小于 3.5dB。第五，BER，目标通常为 1E-15（经 FEC 前）或 1E-12（经 FEC 后）。这些指标不是孤立的，而是相互制约，工程设计的本质就是在这些约束中找到平衡点。
CPO 不是一项孤立的技术，而是高速通道工程、光电集成、封装技术和热管理技术的交汇点。理解它的驱动力和架构，是后续深入信号完整性细节的前提。接下来的章节将从电通道的基础——SerDes 与 PAM4 信号开始，逐步展开这条高速通道的每一个关键环节。