2. 异质集成光子工艺全流程与容差来源

异质集成光子器件的性能上限，往往不是被设计决定的，而是被工艺链上每一道工序累积的偏差决定的。理解这条链，关键不是记住“有哪些步骤”，而是看清每一步会往结构里注入什么类型的误差，以及这些误差如何在后续工序中被放大、抵消或转化为不可逆的缺陷。本节按真实流片顺序，把衬底准备、键合、光刻、刻蚀、金属化五段串起来，逐段拆解容差来源。

一、衬底准备：一切偏差的起点

异质集成的衬底通常由两部分构成：作为功能层的III-V族材料（如InP、GaAs）或铌酸锂薄膜，以及作为机械支撑的Si或SiO₂/Si载体。衬底准备阶段的核心任务是把功能层减薄到目标厚度并保证表面质量，这一步直接决定后续键合的成功率和波导的纵向尺寸精度。

以InP-on-Si为例，典型流程是：先在InP晶圆上外延生长牺牲层（如InGaAs）和器件层，再通过离子注入或外延腐蚀停止层定义减薄边界。减薄后的功能层厚度目标可能是500 nm，但实际会存在±20～50 nm的厚度不均匀性。这个偏差会直接映射为波导有效折射率的变化，进而导致相位误差。对于马赫-曾德尔调制器，相位误差Δφ与厚度偏差Δt的关系可近似为Δφ ≈ (2π/λ)·(∂n_eff/∂t)·Δt·L，其中L是调制臂长度。若L=2 mm、λ=1550 nm、∂n_eff/∂t≈0.1 nm⁻¹，则50 nm的厚度偏差可引入约4π的相位误差——这已经足以让器件完全失效。

此外，衬底表面的颗粒、划痕和残留有机物会在键合界面形成空洞。通常要求键合前表面粗糙度Ra＜0.5 nm，颗粒密度＜0.1个/cm²（≥0.3 μm）。这些指标不是装饰性的，而是键合良率的硬门槛。

二、键合：对准误差与应力的集中注入点

键合是异质集成最核心也最脆弱的环节。常见方式包括直接键合（亲水/疏水）、等离子体活化键合和BCB/SU-8中介层键合。无论哪种方式，都会引入两类关键误差：横向对准误差和键合应力。

横向对准误差来自键合机的对准精度和热膨胀系数（CTE）失配。以Si（CTE≈2.6×10⁻⁶/K）与InP（CTE≈4.6×10⁻⁶/K）键合为例，若键合温度为300°C，冷却到室温后，1 mm长的键合界面会因CTE失配产生约0.6 μm的相对位移。这个位移在光刻前无法消除，会直接转化为波导与有源区之间的横向偏移。对于需要亚微米级对准的微环或光子晶体结构，0.6 μm的偏移足以让耦合效率下降一个数量级。

键合应力则来自CTE失配、键合压力不均和界面化学反应。应力会导致功能层产生裂纹、翘曲或局部折射率变化。在InP薄膜中，残余应力每增加100 MPa，折射率变化约10⁻³量级，对应波导相位误差约0.1π/mm。更严重的是，应力集中区域会成为后续刻蚀和金属化步骤中缺陷的萌生点。

三、光刻：尺寸偏差与套刻误差的放大器

光刻决定了波导、光栅和调制区的横向几何。在异质集成中，光刻面临两个特殊困难：一是功能层与衬底之间存在高度差和材料差异，导致光刻胶涂布不均匀；二是键合后的晶圆可能存在翘曲，使曝光焦面偏离。

以电子束光刻为例，标称线宽200 nm的波导，实际写出的线宽可能在190～215 nm之间波动。这个±10～15 nm的偏差看似不大，但波导的有效折射率对宽度非常敏感。对于Si波导，宽度每变化1 nm，有效折射率变化约10⁻³量级；对于InP波导，灵敏度稍低，但仍在10⁻⁴量级。若波导宽度偏差15 nm，在1 mm长度上累积的相位误差可达0.3π以上。

套刻误差则来自光刻机对准系统与键合对准标记的配合。在异质集成中，有源区（如量子阱）和被动波导通常分两次曝光，套刻误差典型值为±30～80 nm。对于需要精确对接的结构（如锥形耦合器），这个误差会直接转化为耦合损耗。若锥形尖端宽度为100 nm，套刻偏移50 nm，耦合效率可能从90%降到60%以下。

四、刻蚀：侧壁角、深度与缺陷的耦合

刻蚀是把光刻图形转移到功能层的过程。异质集成中常用的刻蚀方式包括ICP-RIE（电感耦合等离子体刻蚀）和湿法刻蚀。刻蚀引入的容差主要有三类：

• 侧壁角偏差：理想垂直侧壁为90°，实际可能在85°～92°之间。侧壁角每偏离1°，波导有效折射率变化约10⁻⁴量级，同时会增加散射损耗。对于微环谐振器，侧壁角偏差还会改变模式分布，导致品质因子下降。
• 刻蚀深度偏差：目标深度200 nm的波导，实际可能在185～215 nm之间。深度偏差直接影响限制因子，进而改变有效折射率和色散。在InP基波导中，深度偏差30 nm可导致有效折射率变化约2×10⁻³。
• 刻蚀缺陷：包括微掩膜、侧壁粗糙度和残留物。侧壁粗糙度每增加1 nm，散射损耗约增加0.5～1 dB/cm。在异质集成中，由于材料间刻蚀速率不同，界面处容易出现台阶或凹槽，成为光散射和载流子复合的中心。

五、金属化：接触电阻、应力与热管理

金属化是工艺链的最后一步，但它的容差同样不可忽视。金属化通常包括欧姆接触形成、电极沉积和剥离。关键容差来源有：

接触电阻偏差：欧姆接触的比接触电阻率ρ_c目标值通常为10⁻⁶～10⁻⁵ Ω·cm²。若金属与半导体界面存在氧化层或污染，ρ_c可能升高一个数量级，导致器件发热增加、调制效率下降。在异质集成中，由于InP和Si的费米能级钉扎位置不同，接触工艺需要分别优化。

金属应力：沉积的金属薄膜（如Ti/Au、Cr/Au）会引入残余应力。金属应力通过压电效应或热膨胀失配传递到功能层，导致波导折射率变化。典型金属应力为100～500 MPa，对应波导相位误差约0.05～0.25π/mm。对于长调制器，这个误差需要纳入设计补偿。

热管理：金属电极同时是散热通道。若金属覆盖不均匀或接触热阻偏大，有源区温度可能比设计值高10～20 K，导致波长漂移约0.1 nm/K。对于密集波分复用器件，这个漂移足以造成通道串扰。

六、容差传递的量化视角

把上述五段串起来，可以得到一条容差传递链：衬底厚度偏差→键合对准误差与应力→光刻线宽与套刻偏差→刻蚀侧壁与深度偏差→金属化接触与应力。每一段的输出偏差都是下一段的输入扰动。若用方差传递公式近似，总相位误差σ_φ² ≈ Σ(∂φ/∂x_i)²·σ_xi²，其中x_i为各工序的关键参数。对于典型异质集成波导，衬底厚度和键合对准的贡献往往占主导，光刻和刻蚀次之，金属化在电光器件中不可忽略。

实际流片中，判断工艺是否受控，通常看三个指标：关键尺寸（CD）均匀性、套刻精度和键合空洞密度。若CD均匀性（3σ）超过目标线宽的10%，或套刻精度超过50 nm，或键合空洞密度超过0.5个/cm²，则良率会显著下降。这些阈值不是绝对的，但可以作为工艺调试的起点。