1. 课程导入与异质集成光子学概述

光子集成电路（PIC）长期以硅基光子学为主流平台，原因很直接：硅的晶圆尺寸大、CMOS 工艺成熟、成本可控，无源器件做得很好。但硅是间接带隙材料，自身几乎不发光，调制效率也有限。要在一颗芯片上同时获得低损耗波导、高效率激光器、高速调制器和灵敏探测器，单靠一种材料体系很难全部做到最优。异质集成（heterogeneous integration）正是为解决这一矛盾而提出的技术路线：把不同材料体系制备的功能单元，通过特定工艺集成到同一光子平台上，使各器件都在自己最擅长的材料中工作。

需要区分两个容易混淆的概念。异质集成强调不同材料、不同工艺制备的器件在芯片级或封装级组合，各功能层可以独立优化；单片集成（monolithic integration）则是在同一衬底上通过连续外延和工艺步骤直接形成全部器件。单片集成界面少、对准精度高，但受晶格匹配限制，材料选择余地小，任一环节失败都可能报废整片晶圆。异质集成牺牲了一部分工艺简洁性，换来了材料自由度和良率可控性——这正是本课程要讨论的核心。

主要技术路线

当前主流的异质集成路线可归纳为三类。第一类是键合（bonding），包括直接键合、等离子体活化键合和粘合剂键合。典型做法是将 III-V 材料薄膜通过范德华力或共价键转移到已图形化的硅光晶圆上，再去除衬底、制作激光器或探测器。键合对表面粗糙度、颗粒污染和退火温度非常敏感，界面空洞是主要失效模式。第二类是外延（epitaxy），如 III-V on Si 的缓冲层外延或 Aspect Ratio Trapping（ART）选择性外延，通过缓冲层逐步释放晶格失配产生的位错。外延的优点是晶圆级可批量，缺点是位错密度和热膨胀系数差异带来的裂纹控制难度大。第三类是微转印（micro-transfer printing），用弹性印章将预先制备好的微米级器件薄膜从源衬底拾取并放置到目标光子芯片上。它适合小面积、多材料、异质器件的选择性集成，但对放置精度和界面附着力要求高。

容差与良率问题的提出

异质集成的每一步工艺都会引入偏差。以键合为例，晶圆表面的颗粒污染会在界面形成空洞，导致局部光场散射损耗增加；退火过程中 III-V 材料与硅的热膨胀系数差异（GaAs 约 5.7×10⁻⁶/K，Si 约 2.6×10⁻⁶/K）会在冷却后产生残余应力，使激光器波长漂移。微转印的放置精度通常在亚微米到微米量级，对于需要精确对准的耦合结构，几十纳米的横向偏移就可能使耦合效率下降数 dB。外延路线中，位错密度若不能降到 10⁷ cm⁻² 以下，激光器的阈值电流和寿命都会明显恶化。

这些偏差不是孤立存在的，它们会沿着工艺链传递、累积，最终反映为器件性能的分布。良率就是性能分布落在规格窗口内的比例。因此，容差分析不是简单地给每个工艺步骤定一个误差上限，而是要建立“工艺参数—结构偏差—器件性能—良率”之间的传递关系。例如，键合对准偏移 Δx 会改变波导与有源区之间的耦合系数 κ，进而影响激光器的阈值增益和输出功率；当 Δx 超过某个临界值时，良率会急剧下降。这个临界值就是工艺容差窗口。

从工程实践角度看，一个异质集成光子芯片的良率通常由三部分决定：工艺良率（键合、刻蚀、金属化等步骤的合格率）、器件良率（激光器、调制器、探测器等单元的性能达标率）和集成良率（多个器件协同工作时的系统级合格率）。三者不是简单相乘，因为某些偏差可以通过后处理或冗余设计补偿。例如，在微转印中增加对准标记和视觉反馈，可以把放置精度从 ±1.5 μm 提升到 ±0.5 μm；在键合前增加原位等离子体清洗，可以把界面空洞密度降低一个数量级。这些措施本质上都是在扩大有效容差窗口。

本课程后续将依次讨论：异质集成各技术路线的工艺细节与容差来源、关键工艺参数的测量与表征方法、容差传递的建模与仿真、良率评估的统计方法，以及面向量产的设计规则与工艺控制策略。第1章的目标是建立整体框架，让读者理解“为什么异质集成必须谈容差与良率”，以及“容差与良率问题在工艺链中处于什么位置”。