3. 光探测器等效电路建模

在高速光接收前端设计中，光探测器（PD）不是理想电流源。它的结电容、串联电阻、载流子渡越时间以及封装寄生，共同决定了前端可用的带宽与噪声底。若只把 PD 当作一个受光控制的电流源接入 TIA，仿真结果往往在 10 Gb/s 以上严重高估带宽、低估群时延。因此，本节的核心任务是把物理参数翻译成可仿真的等效电路，并理解各参数之间的带宽折中。

一、从物理结构到小信号等效电路

以常见的 PIN 光电二极管为例，其物理结构可抽象为：耗尽区产生光生载流子，形成受控电流源 Iph；耗尽区两侧的 P、N 区及接触层贡献串联电阻 Rs；耗尽区本身是一个平板电容 Cj；封装引线、键合线引入电感 Lp 和并联电容 Cp。反向偏压 Vbias 通过偏置网络加到器件上。

小信号等效电路通常采用以下拓扑：电流源 Iph 并联 Cj，再串联 Rs，最后并联封装电容 Cp 并串联引线电感 Lp 到负载。若忽略封装，最简模型就是 Iph || Cj + Rs。这个模型已经能解释大部分带宽趋势。

关键物理参数与电路参数的对应关系如下：

• 结电容 Cj：由耗尽区宽度 W 和面积 A 决定，Cj = εA/W。反向偏压越大，W 越宽，Cj 越小，但过大的偏压会增加暗电流和击穿风险。
• 串联电阻 Rs：来自未耗尽区、接触电阻和片电阻。它影响 RC 时间常数，也影响噪声贡献。
• 载流子渡越时间 τtr：载流子在耗尽区内的漂移时间，τtr ≈ W/vsat，其中 vsat 为饱和漂移速度。它决定本征响应速度。
• 封装寄生 Lp、Cp：在 25 Gb/s 以上不可忽略，会引入谐振和阻抗失配。

二、带宽折中：RC 限制与渡越时间限制

PD 的 3 dB 带宽由两个机制共同限制：RC 时间常数和载流子渡越时间。对于简单 Iph || Cj + Rs 接负载 RL 的电路，RC 限制带宽近似为：

f_RC ≈ 1 / (2π · (Rs + RL) · (Cj + Cp))

而渡越时间限制带宽近似为：

f_tr ≈ 0.45 / τtr

总带宽近似为两者平方和开根号的倒数：

1/f_3dB² ≈ 1/f_RC² + 1/f_tr²

这意味着：增大耗尽区宽度 W 可以减小 Cj，提高 f_RC，但同时增大 τtr，降低 f_tr。存在一个最优 W，使总带宽最大。对于 InGaAs/InP PIN，典型 vsat ≈ 6.5×10⁶ cm/s，若 W = 1.5 μm，则 τtr ≈ 2.3 ps，f_tr ≈ 195 GHz；若 Cj = 80 fF，Rs = 10 Ω，RL = 50 Ω，则 f_RC ≈ 26.5 GHz。此时 RC 是主要限制，继续减小 Cj 收益明显。

反过来，若 W = 3 μm，Cj ≈ 40 fF，f_RC ≈ 53 GHz，但 τtr ≈ 4.6 ps，f_tr ≈ 98 GHz，总带宽约 46 GHz。可见加宽耗尽区后，渡越时间开始成为瓶颈。实际设计需在响应度、带宽和偏压之间取折中。

三、SPICE 模型与行为级模型

在 SPICE 中，PD 常用子电路描述。以下是一个可直接用于教学仿真的 PIN-PD 子电路示例，参数为合理假设值：

.subckt PIN_PD anode cathode params: Cj=80f Rs=10 Rsh=1G
* 光生电流源
Iph anode cathode DC 0 AC 1
* 结电容与并联电阻
Cj anode cathode {Cj}
Rsh anode cathode {Rsh}
* 串联电阻
Rs anode mid {Rs}
* 渡越时间用传输线或延迟环节近似
Tdelay mid cathode mid2 cathode Z0=50 TD=2.3p
Rterm mid2 cathode 50
.ends PIN_PD

其中 Iph 用 AC 1 表示小信号光电流激励；Cj 和 Rsh 并联；Rs 串联；Tdelay 用理想传输线近似渡越时间延迟。实际仿真中，若没有传输线模型，也可用 L、C 网络或 laplace 行为源近似。

行为级模型更适合系统级仿真。例如在 Verilog-A 中，可用 Iph 受光功率控制，Cj 用 ddt 实现，Rs 用电压控制电流源实现。行为级模型的好处是参数可直接映射到物理量，便于扫描 Cj、Rs、τtr 对眼图的影响。

四、参数扫描与结果判读

在 TIA 输入端，PD 的 Cj 与 TIA 的输入电容共同决定输入极点。若 TIA 跨阻为 Rf，则输入极点频率约为 1/(2πRf·Cin)，其中 Cin = Cj + Cp + C_TIA。因此，PD 建模必须与 TIA 输入级联合仿真，不能孤立看 PD 带宽。

一个实用的参数扫描流程是：固定 Rs 和 RL，扫描 Cj 从 40 fF 到 120 fF，观察 TIA 输出眼图的上升时间与抖动；再固定 Cj，扫描 τtr 从 1 ps 到 5 ps，观察码间干扰。若上升时间主要由 Cj 决定，则应优化偏压和台面面积；若主要由 τtr 决定，则应减薄吸收区或提高偏压。

五、建模检查清单

完成 PD 等效电路建模后，建议逐项核对：

• 反向偏压是否与 Cj 的电压依赖一致，是否用 Cj(V) 模型而非固定值。
• Rs 是否包含接触电阻和片电阻，是否与版图提取值一致。
• 渡越时间是否用延迟或分布模型表示，是否与 W 和 vsat 对应。
• 封装寄生 Lp、Cp 是否在 25 Gb/s 以上纳入。
• 暗电流和散粒噪声是否在噪声分析中启用。
• 模型端口是否与 TIA 输入阻抗匹配，是否包含偏置网络。

只有把物理参数、电路参数和仿真模型三者对齐，后续的 TIA 带宽、噪声和灵敏度设计才有可靠基础。