XMC1000基于Cortex-M0架构：工业控制入门实践 - 第1节

1.1 ARM Cortex-M0 处理器核心特点

ARM Cortex-M0 是 ARM 公司推出的最小、最低功耗的 32 位处理器核心，专为成本敏感和资源受限的嵌入式应用设计。它基于 ARMv6-M 架构，在工业控制领域（如 XMC1000 系列）中扮演着关键角色。

1.2 寄存器组

Cortex-M0 拥有 16 个 32 位通用寄存器（R0-R15），以及若干特殊功能寄存器。寄存器模型遵循 ARM 架构的“通用 + 分组”设计，但相比 M3/M4 做了简化。

通用寄存器（R0-R15）

特殊功能寄存器

• 程序状态寄存器（xPSR）：包含 APSR（算术标志）、IPSR（当前异常号）、EPSR（Thumb 状态位）。Cortex-M0 不支持 EPSR 的 IF-THEN 块，但保留 T 位（必须恒为 1）。
• 控制寄存器（CONTROL）：仅使用 bit[0]（选择 PSP 或 MSP）和 bit[1]（仅特权模式，M0 中恒为 0）。
• 基址优先级屏蔽寄存器（BASEPRI）：Cortex-M0 不支持此寄存器（M0+ 支持），因此中断优先级屏蔽需通过 PRIMASK 实现。
• PRIMASK 寄存器：置 1 可屏蔽所有可配置优先级的中断（NMI 和 HardFault 除外）。

1.3 工作模式与特权级别

Cortex-M0 只有两种工作模式，比 M3/M4 的“线程 + 处理 + 特权/用户”模型更简洁：

• 特权 vs 非特权：Cortex-M0 通过 CONTROL[0] 控制线程模式下的特权级别。非特权模式无法访问系统控制块（SCB）和 NVIC 配置寄存器，常用于 RTOS 的用户任务隔离。
• 模式切换：异常返回时，EXC_RETURN 值决定返回线程模式还是处理模式，以及使用 MSP 还是 PSP。

1.4 异常处理简介

Cortex-M0 的异常系统基于 ARMv6-M 的向量表中断控制器（NVIC），支持最多 32 个外部中断（IRQ）和 4 个系统异常。异常处理的核心机制包括向量表、中断优先级、压栈/出栈和异常返回。

异常类型与优先级

中断响应流程

1. 压栈：硬件自动将 R0-R3、R12、LR、PC、xPSR 压入当前堆栈（8 个 32 位字，共 32 字节）。
2. 取向量：从向量表（基址 + 异常号 × 4）加载中断服务程序入口地址。
3. 更新寄存器：PC 指向 ISR 入口，LR 设置为 EXC_RETURN 值（0xFFFFFFF1 或 0xFFFFFFF9）。
4. 执行 ISR：用户代码处理中断事件。
5. 异常返回：执行 BX LR 或 POP {PC}，硬件自动出栈并恢复现场。

1.5 向量表与中断优先级配置

向量表是异常处理的核心数据结构，位于 Flash 起始地址（0x00000000）。XMC1000 的向量表包含 48 个条目（16 个系统异常 + 32 个外部中断），每个条目 4 字节，共 192 字节。

向量表布局（前 16 个条目）

中断优先级配置

Cortex-M0 的 NVIC 支持 4 级可编程优先级（0-3），通过 8 位优先级寄存器的高 2 位实现（低 6 位恒为 0）。XMC1000 的每个外部中断都有独立的优先级寄存器，位于地址 0xE000E400 + (IRQn × 4)。

// 设置中断优先级示例（XMC1000）
// 将 USIC0_0_IRQn（IRQ 编号 24）的优先级设为 1
NVIC_SetPriority(USIC0_0_IRQn, 1);
// 使能该中断
NVIC_EnableIRQ(USIC0_0_IRQn);

1.6 异常处理与工业控制实践

在 XMC1000 的工业控制应用中，异常处理机制直接影响系统的实时性和可靠性。以下为典型实践场景：

• PWM 周期中断：使用 CCU4 的周期匹配中断，优先级设为 0，确保电机控制环路以固定频率执行（如 20 kHz）。
• 过流保护：通过 VADC（模数转换器）的阈值比较中断，优先级设为 0，在检测到过流时立即触发 PWM 刹车。
• 通信中断：USIC（通用串行接口）的接收中断优先级设为 1，避免丢失 Modbus 帧数据。
• SysTick 中断：优先级设为 3，用于 RTOS 时间片调度或软件定时器。
• HardFault 处理：在 HardFault_Handler 中保存故障状态（如 PC、LR、xPSR），通过串口输出调试信息，辅助现场故障定位。