4. LVDS 接口详解
LVDS（Low-Voltage Differential Signaling，低压差分信号）是当前 LCD TFT 显示屏最主流的高速串行接口标准之一。它通过一对差分线传输高速串行数据，在降低功耗、抑制共模噪声和减少 EMI 方面具有显著优势。本章将深入剖析 LVDS 的工作原理、差分信号优势、通道配置、数据映射格式以及直流平衡机制。
4.1 LVDS 工作原理
LVDS 的核心思想是利用一对物理走线（P/N）传输一个逻辑信号。发送端将单端信号转换为 350mV 摆幅的差分电流信号，接收端通过比较两条线上的电压差来恢复原始数据。
关键参数： 典型差分摆幅 350mV（±50mV），共模电压 1.2V，单通道数据速率可达 1.0~1.5 Gbps。
4.2 差分信号优势
相比传统的单端信号（如 TTL/CMOS 并行总线），LVDS 差分信号在高速传输中具有以下核心优势：
| 特性 | 单端信号 (TTL/CMOS) | 差分信号 (LVDS) |
|---|---|---|
| 电压摆幅 | 3.3V / 1.8V | 350mV |
| 功耗 | 高（大摆幅充放电） | 低（小摆幅 + 恒流源） |
| 共模噪声抑制 | 无 | 强（共模分量相互抵消） |
| EMI 辐射 | 高 | 低（近场抵消） |
| 抗地弹效应 | 敏感 | 不敏感 |
| 最大传输距离 | < 30cm | > 10m（电缆） |
设计提示： 差分走线必须保持等长（skew < 5ps）和等距（阻抗 100Ω ±10%），否则共模抑制能力会显著下降。
4.3 通道配置：4/5/6 通道
LVDS 接口根据显示分辨率和色深需求，采用不同数量的数据通道（Data Lane）加一个时钟通道（Clock Lane）的架构。
| 配置 | 数据通道数 | 时钟通道数 | 典型分辨率 | 色深 |
|---|---|---|---|---|
| 4 通道 | 4 | 1 | WVGA ~ HD (1366×768) | 18-bit (RGB666) |
| 5 通道 | 5 | 1 | HD ~ FHD (1920×1080) | 24-bit (RGB888) |
| 6 通道 | 6 | 1 | FHD ~ WQXGA (2560×1600) | 24-bit + 控制/同步 |
4.4 数据映射：Jeida 与 VESA 格式
LVDS 数据映射定义了 RGB 像素数据如何分配到各个数据通道的比特位上。业界主要有两种标准：Jeida（日本电子工业协会）和 VESA（视频电子标准协会）。
4.4.1 18-bit 映射（RGB666）
| 通道 | Jeida 18-bit | VESA 18-bit |
|---|---|---|
| Lane 0 | R0~R5 | R0~R5 |
| Lane 1 | G0~G5 | G0~G5 |
| Lane 2 | B0~B5 | B0~B5 |
| Lane 3 | HSYNC, VSYNC, DE | HSYNC, VSYNC, DE |
4.4.2 24-bit 映射（RGB888）
| 通道 | Jeida 24-bit | VESA 24-bit |
|---|---|---|
| Lane 0 | R0~R5, G0~G1 | R0~R5, G0~G1 |
| Lane 1 | G2~G5, B0~B3 | G2~G5, B0~B3 |
| Lane 2 | B4~B5, HSYNC, VSYNC, DE | B4~B5, HSYNC, VSYNC, DE |
| Lane 3 | R6~R7, G6~G7, B6~B7 | R6~R7, G6~G7, B6~B7 |
| Lane 4 | —（未使用或控制） | R6~R7, G6~G7, B6~B7 |
兼容性警告： Jeida 和 VESA 在 24-bit 模式下 Lane 4 的分配不同。Jeida 将 Lane 4 用于控制信号，VESA 用于额外数据位。驱动初始化时必须正确配置，否则显示会出现颜色错乱或画面撕裂。
4.5 直流平衡（DC-Balancing）
直流平衡是 LVDS 保证信号完整性的关键技术。由于 LVDS 是交流耦合（AC-Coupling）传输，如果数据流中“1”和“0”的数量长期不均衡，会导致接收端共模电压漂移，增加误码率。
实现机制：
- 8B/10B 编码： 每 8 位数据扩展为 10 位，保证每 10 位中“1”和“0”的数量差不超过 2。
- 运行差异度（Running Disparity, RD）： 编码器持续跟踪当前“1”比“0”多还是少，选择下一个编码字来拉回平衡。
- 特殊字符（K28.5）： 用于对齐和同步，本身也是直流平衡的。
工程经验： 在 PCB 设计中，LVDS 交流耦合电容通常选择 100nF（0402/0603 封装），放置在靠近发送端的位置。电容的 ESL（等效串联电感）应尽量小，以保证高频信号完整性。
4.6 本章小结
- LVDS 工作原理： 350mV 小摆幅差分传输，共模 1.2V，抗噪能力强。
- 差分信号优势： 低功耗、低 EMI、强共模抑制、长距离传输。
- 通道配置： 4/5/6 通道对应不同分辨率和色深需求。
- 数据映射： Jeida 与 VESA 格式在 24-bit 模式下 Lane 4 分配不同，需正确配置。
- 直流平衡： 8B/10B 编码保证数据流中 1/0 均衡，维持接收端共模稳定。