2. 高速信号完整性基础

在 LCD TFT 接口驱动开发中，随着分辨率提升与刷新率增加，像素时钟频率已从几十 MHz 跨入百 MHz 甚至 GHz 级别。信号从“数字逻辑”进入“传输线行为”领域，信号完整性（Signal Integrity, SI）成为决定显示稳定性的关键因素。本章从定义出发，逐步建立传输线理论、特性阻抗、反射、串扰与时序余量的系统认知。

2.1 信号完整性定义

信号完整性是指在互连路径上，信号从驱动端到接收端保持其时序、幅度与形状完整性的能力。对于 LCD TFT 接口，信号完整性问题通常表现为：

• 波形畸变：上升沿/下降沿变缓、过冲/下冲、振铃。
• 时序偏移：数据与时钟之间的建立/保持时间余量不足。
• 噪声耦合：相邻信号线之间的串扰导致误触发。
• 参考电平漂移：地弹（Ground Bounce）与电源噪声影响逻辑阈值。

2.2 传输线理论

当 PCB 走线长度超过信号边沿空间延伸的 1/6 时，走线必须被视为传输线。传输线具有分布参数：单位长度电阻（R）、电感（L）、电容（C）和电导（G）。对于 LCD 接口常用的微带线（Microstrip）与带状线（Stripline），其行为由电报员方程描述：

∂V(z,t)/∂z = -R·I(z,t) - L·∂I(z,t)/∂t
∂I(z,t)/∂z = -G·V(z,t) - C·∂V(z,t)/∂t

在无损近似（R≈0, G≈0）下，信号以恒定速度传播：

v = 1 / √(LC)     传播速度
Z0 = √(L/C)       特性阻抗

对于 FR4 板材，微带线传播速度约为 6 in/ns（英寸每纳秒），带状线约为 5.5 in/ns。这意味着 1 ns 的边沿时间，其空间延伸约 6 英寸——当走线长度超过 1 英寸时，传输线效应已不可忽略。

2.3 特性阻抗

特性阻抗（Z0）是传输线上行波电压与电流的比值，仅由走线几何结构、介质材料与参考层距离决定，与线长无关。对于 LCD 接口常用的微带线，特性阻抗计算公式为：

Z0_microstrip ≈ (87 / √(εr + 1.41)) · ln(5.98·H / (0.8·W + T))

其中：

• εr：介质相对介电常数（FR4 典型值 4.2~4.5）
• H：走线到参考平面的介质厚度
• W：走线宽度
• T：走线铜厚

2.4 反射与振铃

当信号沿传输线传播遇到阻抗突变时，部分能量被反射回源端。反射系数 Γ 定义为：

Γ = (Z_load - Z0) / (Z_load + Z0)

反射导致波形叠加，产生过冲、下冲与振铃。对于 LCD 接口，振铃会直接导致时钟抖动与数据误采样。

典型反射场景与对策：

• 源端串联匹配：在驱动端串联电阻 Rs，使 Rs + R_driver ≈ Z0，吸收反射能量。适用于点对点连接。
• 末端并联匹配：在接收端并联电阻至 VDD/2 或 GND，吸收反射。适用于多负载情况。
• AC 匹配：串联电容 + 电阻，仅吸收高频反射，降低直流功耗。

2.5 串扰

串扰是相邻信号线之间通过电磁场耦合产生的噪声。在 LCD 接口中，数据线密集排布，串扰会导致像素数据错误。串扰分为：

• 容性串扰：通过互容 Cm 耦合，主要影响上升/下降沿。
• 感性串扰：通过互感 Lm 耦合，主要影响信号跳变时的电流变化。

串扰量化指标：

降低串扰的 PCB 设计原则：

1. 增大线间距：间距 ≥ 3 倍线宽（3W 规则）可降低串扰约 60%。
2. 减小平行长度：平行走线长度 < 信号边沿空间延伸的 1/3。
3. 插入地线隔离：在敏感信号之间放置地线（GND 隔离线）。
4. 使用差分信号：差分对内部串扰被共模抑制比（CMRR）抑制。
5. 层叠优化：信号层紧邻完整地平面，减小回流路径环路面积。

2.6 时序余量

时序余量是接收端正确采样数据所必须的建立时间（Tsu）与保持时间（Th）之外的富裕时间。对于 LCD TFT 接口，时序余量不足是花屏、闪烁的最常见原因。

时序余量计算公式：

建立时间余量 = T_clk_period - T_co_max - T_flight_max - Tsu
保持时间余量 = T_co_min + T_flight_min - Th

其中：

• T_clk_period：时钟周期
• T_co：驱动端时钟到数据输出延迟
• T_flight：信号在传输线上的飞行时间
• Tsu / Th：接收端建立/保持时间要求

影响时序余量的 SI 因素：