3. D-PHY Lane 概念：Lane 定义、Clock Lane 与 Data Lane、Lane 极性、Lane 映射

3.1 Lane 基本定义

在 MIPI D-PHY 物理层中，Lane（通道） 是数据传输的最小物理单元。每个 Lane 由一对差分信号线组成：正极（P）和负极（N）。D-PHY 规范将 Lane 分为两种类型：Clock Lane 和 Data Lane。

3.2 Clock Lane 与 Data Lane

一个 MIPI CSI 接口包含 1 个 Clock Lane 和 1 至 4 个 Data Lane。Clock Lane 提供同步时钟信号，Data Lane 传输串行化的像素数据。

3.3 Lane 极性（Polarity）

Lane 极性是指差分信号对中 P（正极） 和 N（负极） 的物理连接顺序。在 PCB 布局或连接器引脚分配时，可能出现 P/N 反接的情况。D-PHY 规范允许通过软件配置来交换极性，无需修改硬件。

在设备树中，极性通过 lane-polarities 属性配置，每个 Lane 对应一个值：0 表示正常极性，1 表示交换极性。

/* 设备树 Lane 极性配置示例 */
&csi2 {
    lanes {
        #address-cells = <1>;
        #size-cells = <0>;

        lane@0 {
            reg = <0>;           /* Data Lane 0 */
            lane-polarities = <0 0>; /* P正常, N正常 */
        };
        lane@1 {
            reg = <1>;           /* Data Lane 1 */
            lane-polarities = <1 0>; /* P交换, N正常 */
        };
    };
};

3.4 Lane 映射（Lane Mapping）

Lane 映射定义了 物理 Lane 编号 与 逻辑 Lane 编号 之间的对应关系。在设备树中，data-lanes 属性用于指定 Data Lane 的映射顺序。

常见的 Lane 映射配置示例：

/* 4-lane 配置：物理 Lane 0-3 映射到逻辑 Lane 0-3 */
data-lanes = <0 1 2 3>;

/* 2-lane 配置：仅使用物理 Lane 0 和 Lane 2 */
data-lanes = <0 2>;

/* 4-lane 重映射：物理 Lane 0 映射到逻辑 Lane 3 */
data-lanes = <3 2 1 0>;

3.5 调试要点与常见问题

• Lane 数量不匹配： 确保设备树中声明的 Lane 数量与硬件实际连接一致。多声明或少声明都会导致驱动初始化失败。
• 极性错误： 使用示波器测量差分信号，确认 P/N 极性。如果发现反接，通过 lane-polarities 属性修正，无需改板。
• 映射顺序错误： 检查 PCB 原理图，确认物理 Lane 与 SoC CSI 接口引脚的对应关系。错误的映射会导致数据错位，图像出现条纹或颜色混乱。
• 时钟 Lane 问题： Clock Lane 必须正确连接且极性正确，否则整个链路无法工作。优先排查 Clock Lane 的电气连接和极性配置。