4. 主机控制器RTL设计要点：状态机设计、TD管理与FIFO控制逻辑

在USB主机控制器（Host Controller, HC）的RTL实现中，控制传输（Control Transfer）的正确性直接依赖于三个核心模块的设计质量：状态机（FSM）、传输描述符（TD）管理与FIFO控制逻辑。这三个模块相互耦合，任何一个环节的缺陷都可能导致总线挂起、数据错位或协议违规。本节将逐一剖析其设计要点与验证陷阱。

4.1 状态机设计：IDLE/SETUP/DATA/STATUS

控制传输的状态机通常采用四级流水或四级嵌套结构：IDLE → SETUP → DATA → STATUS。每个阶段对应USB协议中的一个事务（Transaction）。

4.1.1 状态定义与跳转条件

4.2 TD（传输描述符）管理

TD是主机控制器与软件驱动之间的关键接口。在RTL中，TD通常以链表形式存储在系统内存中，由HC通过DMA引擎读取。TD管理涉及链表遍历、状态回写与中断生成三个核心操作。

4.2.1 TD数据结构与字段定义

// 典型TD结构（32字节对齐）
typedef struct {
    uint32_t next_td_ptr;       // 下一个TD指针（位[31:5]有效）
    uint32_t td_status;         // 状态字：完成标志、错误码、数据长度
    uint32_t buffer_ptr_low;    // 数据缓冲区低32位地址
    uint32_t buffer_ptr_high;   // 数据缓冲区高32位地址（64位系统）
    uint32_t token_info;        // Token信息：端点号、方向、DATA0/1、PID
    uint32_t reserved[3];       // 保留字段
} td_t;

4.2.2 TD管理状态机

HC内部维护一个TD管理状态机，负责从内存中预取TD、解析字段、启动传输，并在传输完成后回写状态。典型流程如下：

1. TD_FETCH：根据当前TD指针从系统内存读取32字节TD数据。
2. TD_PARSE：解析token_info字段，确定传输方向、端点、数据切换位。
3. TD_EXECUTE：启动控制传输状态机（SETUP/DATA/STATUS）。
4. TD_WRITEBACK：传输完成后，将完成状态、实际传输长度、错误码写入内存中的td_status字段。
5. TD_NEXT：读取next_td_ptr，若有效则跳转到TD_FETCH，否则产生中断。

4.3 FIFO控制逻辑

FIFO在主机控制器中承担跨时钟域同步与速率匹配的双重角色。控制传输的数据阶段通常使用两个FIFO：发送FIFO（TX FIFO）和接收FIFO（RX FIFO）。

4.3.1 FIFO深度与宽度设计

4.3.2 FIFO控制状态机

FIFO控制逻辑需要处理以下场景：

• 写使能：仅在FIFO未满时允许写入，否则产生反压（Backpressure）。
• 读使能：仅在FIFO非空时允许读取，否则保持读指针不变。
• 溢出保护：当RX FIFO满时，HC应自动发送NAK，防止数据丢失。
• 帧起始（SOF）同步：在控制传输的STATUS阶段结束后，FIFO指针应复位到初始状态。

4.4 三个模块的协同验证要点

在FPGA验证中，状态机、TD管理与FIFO控制逻辑必须作为一个整体进行测试。以下是推荐的验证清单：