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DisplayPort链路参数配置与CRC校验调试

共计 30 章节
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01
DisplayPort标准概述
VESA组织 · DP版本演进（1.0-2.1） · 核心特性与优势
DisplayPort标准概述
02
物理层基础
Main Link · AUX CH · HPD信号定义与电气特性
物理层基础Main
03
链路拓扑结构
Source · Sink · Branch Device
链路拓扑结构Source
04
Lane配置基础
1/2/4 Lane模式 · Lane数协商机制
Lane配置基础
05
链路速率（BR）详解
RBR · HBR · HBR2
BR链路速率
06
链路训练（Link Training）流程
Clock Recovery · Symbol Lock · Channel Equalizati…
LinkTraining
07
训练模式（Training Pattern）
TP1 · TP2 · TP3
TrainingPattern
08
EQ（Equalization）参数配置
CTLE · DFE · FFE的调整与寄存器映射
EQEqualization
09
Swing与Pre-emphasis
电压摆幅 · 预加重等级配置与链路质量关系
SwingPre-emphasis
10
DPCD寄存器结构
DPCD地址空间 · 关键寄存器（LINK_BW_SET · LANE_COUNT_SET
DPCD寄存器结构
11
链路状态机
Link Status寄存器解析 · Interlane Alignmen… · Channel EQ Done标志
链路状态机Link
12
CRC校验原理
CRC-16/CCITT在DP中的应… · 多项式与初始值
CRC校验原理
13
Main Link CRC计算
MSA（Main Stream At… · 数据包CRC生成
MainLink
14
AUX CH CRC机制
AUX事务层CRC · 请求与应答的校验流程
AUXCH
15
CRC错误检测与上报
DPCD中CRC错误计数器（LANE… · SINK_COUNT等）
CRC错误检测
16
链路质量监控
通过CRC错误率评估链路稳定性 · 误码率（BER）换算
链路质量监控CRC
17
调试工具与设备
DP协议分析仪 · 示波器 · 逻辑分析仪在链路调试中的应用
调试工具设备
18
软件调试方法
基于I2C/AUX的寄存器读写 · Linux drm DP调试接口
软件调试方法I2C/AUX
19
常见链路失败场景
Lane数不匹配 · 速率协商失败 · EQ超时
常见链路失败场景Lane
20
信号完整性基础
眼图 · 抖动 · ISI对DP链路的影响
信号完整性基础眼图
21
PCB布局与走线
差分对等长 · 阻抗控制 · AC耦合电容选型
PCB布局
22
EMI与屏蔽
DP接口的EMI抑制 · 屏蔽层接地设计
EMI屏蔽
23
HDCP与链路安全
HDCP 1.4/2.3对链路参数的… · 加密后的CRC校验
HDCP链路安全
24
多流传输（MST）
MST拓扑下的链路分配 · CRC校验特殊性
MST多流传输
25
单流传输（SST）
SST模式下的链路参数固定配置
SST单流传输
26
DP Alt Mode（USB-C）
USB-C转DP的链路参数映射 · 引脚分配
DPAlt
27
eDP（嵌入式DP）
eDP特有的链路优化 · PSR（Panel Self Ref…
eDPDP
28
DP 2.0/2.1新特性
UHBR20 · 128b/132b编码 · 新的CRC算法
DP0
29
自动化测试框架
CTS（Compliance Tes… · Link Layer Test
自动化测试框架CTS
30
实战案例
从零调试一条DP链路——问题定位 · 参数调整 · CRC清零验证
实战案例DP