4. 全志T113 SPI控制器硬件特性：寄存器布局、时钟与引脚复用、FIFO与DMA支持

在全志T113平台上，SPI控制器作为高速串行通信的核心外设，其硬件特性直接决定了驱动开发的复杂度和性能上限。本章将深入剖析T113 SPI控制器的寄存器布局、时钟树与引脚复用逻辑、FIFO与DMA传输机制，为后续的设备树配置和驱动移植打下坚实的硬件基础。

4.1 SPI控制器寄存器布局

T113 SPI控制器内部包含一组功能明确的寄存器，用于控制传输模式、数据收发、状态查询和中断管理。每个SPI控制器（SPI0/SPI1/SPI2）拥有独立的寄存器基地址，寄存器偏移量一致。

4.2 时钟与引脚复用

T113 SPI控制器的时钟源来自APB总线时钟（通常为100MHz或150MHz），通过内部分频器产生SPI串行时钟（SCLK）。时钟分频系数在SPI_CFG寄存器中配置，支持2~65536分频。

引脚复用方面，T113的SPI接口信号（SCLK、MOSI、MISO、CS）与GPIO功能共享引脚。以SPI0为例，其引脚复用关系如下：

4.3 FIFO与DMA支持

T113 SPI控制器内置64字节发送FIFO和64字节接收FIFO，支持硬件流控和阈值中断。FIFO机制有效降低了CPU的干预频率，提升了数据传输效率。

4.3.1 FIFO工作模式

4.3.2 DMA传输机制

T113 SPI控制器支持两个独立的DMA通道：一个用于发送（TX DMA），一个用于接收（RX DMA）。DMA传输无需CPU逐字节干预，大幅降低CPU占用率。

4.3.3 DMA配置关键参数

在设备树中启用DMA支持时，需要配置以下关键参数：

spi0: spi@04011000 {
    compatible = "allwinner,sun8i-t113-spi";
    reg = <0x04011000 0x1000>;
    interrupts = <GIC_SPI 15 IRQ_TYPE_LEVEL_HIGH>;
    clocks = <&ccu CLK_BUS_SPI0>, <&ccu CLK_SPI0>;
    clock-names = "ahb", "mod";
    resets = <&ccu RST_BUS_SPI0>;
    dmas = <&dma 1>, <&dma 0>;
    dma-names = "rx", "tx";
    status = "disabled";
};

4.4 硬件特性总结