3. PCIe 配置空间与 BAR 空间

PCIe 配置空间是主机软件与端点设备之间最基础的通信接口。通过配置空间，软件可以识别设备类型、分配资源（内存地址、中断）、控制电源状态，并最终使能 DMA 引擎。本章将深入解析 Type 0/Type 1 配置空间结构、BAR 映射机制以及两种 IO 访问方式的差异。

3.1 配置空间结构：Type 0 与 Type 1

PCIe 配置空间大小为 4 KB（传统 PCI 为 256 字节），前 64 字节为配置头，后 4 KB 包含能力链表。根据设备类型，配置头分为两种：Type 0（端点设备）和 Type 1（桥/交换机）。

3.1.1 Type 0 配置头结构

3.1.2 Type 1 配置头差异

Type 1 头用于桥设备，其偏移 0x10–0x24 区域包含 桥专用寄存器：

• BAR0–BAR1：仅 2 个 BAR，用于桥自身控制寄存器。
• Primary Bus Number / Secondary Bus Number / Subordinate Bus Number：定义桥下挂的总线范围。
• Memory Base / Memory Limit：定义桥转发的 32 位内存地址窗口。
• Prefetchable Memory Base / Prefetchable Memory Limit：定义预取内存窗口。
• I/O Base / I/O Limit：定义 IO 地址窗口。

3.2 BAR 映射机制

BAR（Base Address Register）是设备向主机软件声明资源需求的接口。每个 BAR 可以映射为 Memory Space 或 I/O Space，并指定地址宽度（32 位或 64 位）、预取属性。

3.2.1 BAR 编码规则

3.2.2 BAR 大小探测流程

1. 读取原始 BAR 值：保存当前值。
2. 写入全 1：向 BAR 写入 0xFFFFFFFF。
3. 回读：读取 BAR 值，低有效位表示所需地址空间大小。
4. 恢复原始值：写回保存的原始 BAR 值。
5. 计算大小：对回读值取反并加 1，得到 BAR 所需地址空间大小。

3.2.3 典型 DMA 控制器的 BAR 布局

3.3 内存映射 IO 与 IO 映射 IO

PCIe 支持两种 IO 访问方式：MMIO（Memory-Mapped I/O） 和 PIO（Port I/O / I/O-Mapped I/O）。现代 DMA 控制器几乎全部使用 MMIO。

3.3.1 对比分析

3.3.2 MMIO 访问注意事项

• Ordering & Coherency：MMIO 写操作必须使用 wmb()（写内存屏障）确保在门铃触发前所有描述符已写入 Host Memory。
• Non-Prefetchable：控制寄存器（如门铃、中断掩码）必须映射为 Non-Prefetchable，防止 CPU 或硬件预取导致副作用。
• 访问粒度：DMA 控制器的门铃寄存器通常要求 4 字节对齐写，不支持部分写。

// 典型 MMIO 门铃操作（Linux 驱动片段）
void dma_ring_doorbell(struct dma_dev *dev, int channel)
{
    // 确保所有描述符已写入 Host Memory
    wmb();
    // 写门铃寄存器（MMIO 地址）
    iowrite32(channel, dev->bar0 + DOORBELL_OFFSET);
}

3.4 配置空间与 BAR 映射关系图

下图展示了从主机 CPU 视角，通过 PCIe 配置空间读取 BAR，然后建立 MMIO 映射，最终访问 DMA 控制器内部寄存器的完整路径。

3.5 配置空间能力链表

PCIe 配置空间扩展了能力链表（Capabilities List），用于支持高级功能。DMA 控制器常用的能力包括：

3.6 本章小结

• PCIe 配置空间分为 Type 0（端点）和 Type 1（桥），DMA 控制器使用 Type 0。
• BAR 是设备向主机声明资源需求的接口，支持 32/64 位地址、Memory/IO 空间、预取属性。
• BAR 大小探测通过“写全 1 回读”实现，驱动必须正确处理 64 位 BAR 的连续槽位占用。
• MMIO 是 DMA 控制器的主流访问方式，性能高、支持 burst；PIO 仅用于兼容场景。
• 配置空间中的 能力链表 提供 MSI-X、ATS、VC 等关键功能，驱动必须正确解析。