4. TLB 命中与缺失：TLB hit/miss 流程、硬件遍历页表与软件填充

TLB 作为页表的硬件缓存，其命中与缺失处理直接决定了虚拟地址翻译的延迟。本章深入剖析 TLB 命中的快速路径、缺失时的两种处理模式（硬件遍历 vs. 软件填充），以及多核环境下 TLB 缺失处理的同步考量。

4.1 TLB 命中流程：快速地址翻译路径

当 CPU 发出虚拟地址 VA 请求时，MMU 并行查询 TLB。若 TLB 命中，则在一个时钟周期内完成翻译，不产生任何流水线停顿。

4.2 TLB 缺失流程：硬件遍历页表

当 TLB 未命中时，MMU 必须从内存中的多级页表获取页表项（PTE）。硬件遍历模式由 MMU 状态机自动完成，无需软件干预。

4.3 软件填充 TLB：操作系统异常处理

在 RISC 架构（如 MIPS、早期 Alpha）中，TLB 缺失由软件异常处理程序完成。MMU 触发 TLB 缺失异常，操作系统内核接管并手动遍历页表、填充 TLB。

// MIPS TLB 缺失异常处理程序（简化）
tlb_miss_handler:
    // 从 BadVAddr 寄存器读取缺失虚拟地址
    mfc0   $k0, $8          // $k0 = BadVAddr
    // 提取 VPN
    srl    $k0, $k0, 12     // 右移 12 位得到 VPN
    sll    $k0, $k0, 2      // 乘以 4（PTE 大小）
    // 从页表基址寄存器读取
    mfc0   $k1, $2          // $k1 = PageTableBase
    // 计算 PTE 地址
    addu   $k1, $k1, $k0    // $k1 = PTE 地址
    // 加载 PTE
    lw     $k0, 0($k1)      // $k0 = PTE 值
    // 检查 Present 位
    andi   $k1, $k0, 0x1    // 检查最低位
    beq    $k1, $zero, page_fault
    // 写入 TLB
    mtc0   $k0, $2          // 写入 TLB EntryLo
    tlbwr                   // 随机替换 TLB 项
    // 返回
    eret

4.4 硬件遍历 vs. 软件填充：对比分析

4.5 多核环境下的 TLB 缺失处理

在多核系统中，TLB 缺失处理必须考虑页表一致性：一个核可能正在修改页表，而另一个核正在遍历同一页表。硬件遍历通常通过以下机制保证正确性：

• 页表锁（Page Table Lock）： 修改页表前获取自旋锁，确保遍历时页表不被修改。
• 原子 PTE 更新： 使用 CAS（Compare-And-Swap）或 LL/SC 指令原子更新 PTE 的 Present 位和权限位。
• TLB 射程无效（TLB Shootdown）： 当核 A 修改页表后，必须通过 IPI 通知其他核刷新相关 TLB 项（详见后续章节）。

4.6 实战案例：x86-64 TLB 缺失性能分析

以 Intel Skylake 微架构为例，TLB 缺失的典型延迟如下：