4. DMA 描述符与传输链：描述符结构、链表传输与硬件自动加载机制

DMA 描述符（Descriptor）是 DMA 控制器与软件之间交换传输元数据的核心数据结构。单个描述符定义一次传输的源地址、目的地址、数据长度及控制标志；多个描述符通过指针链接形成传输链（Descriptor Chain），使硬件能够在不中断 CPU 的情况下连续执行批量传输。本章深入分析描述符结构、链表传输模式以及硬件自动加载描述符的流水线机制。

4.1 描述符结构设计

描述符通常由硬件固件定义，但软件必须按照固定格式填充。不同 SoC 的描述符字段略有差异，但核心字段高度一致。下表列出典型 DMA 描述符的通用字段布局：

以下是一个基于 ARM PL080 DMA 控制器的描述符结构体定义（简化版）：

/* 描述符结构体，必须按 32 字节对齐 */
struct dma_descriptor {
    u32 src_addr;       /* 源地址 */
    u32 dst_addr;       /* 目的地址 */
    u32 control;        /* 控制字：位[0:11]传输长度，位[12:14]突发大小 */
    u32 next;           /* 下一个描述符物理地址，0 表示链表结束 */
    u32 status;         /* 硬件回写：位[0]完成标志，位[1]错误标志 */
    u32 reserved[3];    /* 保留字段，硬件可能用于内部状态 */
} __attribute__((aligned(32)));

4.2 链表传输模式

链表传输（Scatter-Gather DMA）是高性能 DMA 的核心模式。软件预先构建一个描述符链表，每个描述符指向一块不连续的内存区域，硬件按顺序自动遍历链表，完成所有传输后才通知 CPU。这种模式消除了 CPU 对每个数据块的干预，显著降低传输延迟。

下图展示了一个包含 4 个描述符的链表传输结构：

4.3 硬件自动加载描述符机制

硬件自动加载描述符（Hardware Auto-Fetch）是现代 DMA 控制器的关键特性。当软件将链表首描述符地址写入 DMA 控制器的链表基址寄存器（LLI Base Address Register）并启动通道后，DMA 控制器内部的描述符获取引擎（Descriptor Fetch Engine）自动执行以下流水线步骤：

1. 预取描述符：硬件通过总线读取当前描述符到内部寄存器组。
2. 解析控制字：提取传输长度、突发大小、传输方向、中断使能等参数。
3. 执行数据传输：按配置启动源到目的的数据搬移，支持单次或突发传输。
4. 回写状态：传输完成后，硬件将完成标志和实际传输字节数写入描述符的 STATUS 字段。
5. 加载下一描述符：读取当前描述符的 NEXT_PTR 字段，若非零则跳转到步骤 1，否则触发传输完成中断。

下图展示硬件自动加载描述符的流水线时序：

4.4 描述符链表编程实战

以下代码展示如何在 Linux 内核驱动中构建并启动一个包含 3 个描述符的传输链：

/* 描述符链表编程示例 */
#define NR_DESCRIPTORS  3

struct dma_chan_state {
    struct dma_descriptor *desc_virt;   /* 虚拟地址 */
    dma_addr_t desc_phys;               /* 物理地址 */
    struct completion done;
};

static int build_descriptor_chain(struct dma_chan_state *cs)
{
    int i;
    struct dma_descriptor *desc = cs->desc_virt;

    /* 分配一致性内存用于描述符 */
    cs->desc_virt = dma_alloc_coherent(dev, 
                       NR_DESCRIPTORS * sizeof(struct dma_descriptor),
                       &cs->desc_phys, GFP_KERNEL);
    if (!cs->desc_virt)
        return -ENOMEM;

    for (i = 0; i < NR_DESCRIPTORS; i++) {
        desc[i].src_addr = src_buf_phys[i];   /* 源缓冲区物理地址 */
        desc[i].dst_addr = dst_buf_phys[i];   /* 目的缓冲区物理地址 */
        desc[i].control  = (len[i] & 0xFFF) |   /* 传输长度 */
                           (BURST_16 << 12) |   /* 突发大小 */
                           (i == NR_DESCRIPTORS-1 ? INT_EN : 0); /* 最后一项使能中断 */
        desc[i].next     = (i < NR_DESCRIPTORS-1) ? 
                           cs->desc_phys + (i+1) * sizeof(struct dma_descriptor) : 0;
        desc[i].status   = 0;
        /* 确保描述符写入内存，硬件可见 */
        wmb();  /* 写内存屏障 */
    }
    return 0;
}

static void start_dma_chain(struct dma_chan_state *cs)
{
    /* 将链表基址写入 DMA 控制器的 LLI 寄存器 */
    writel(cs->desc_phys, dma_base + DMA_LLI_REG);
    /* 使能通道并启动传输 */
    writel(CH_ENABLE | START_TRANSFER, dma_base + DMA_CTRL_REG);
}

4.5 描述符模式对比

4.6 缓存一致性对描述符的影响

描述符本身也面临缓存一致性问题。由于 DMA 控制器直接通过总线读取描述符内存，如果描述符数据仍停留在 CPU 缓存中（写回策略），硬件将读取到陈旧数据。解决方案包括：

• 使用一致性内存：dma_alloc_coherent() 分配的内存保证 CPU 和 DMA 看到相同数据，无需手动同步。
• 手动缓存维护：若使用 kmalloc() 分配描述符内存，必须在启动 DMA 前调用 dma_sync_single_for_device()，在传输完成后调用 dma_sync_single_for_cpu()。
• 描述符只读优化：将描述符放在只读内存区域（如 __read_mostly），避免 CPU 意外修改。