3、时钟同步原理：源同步时钟机制、DDR双沿采样、时钟恢复与抖动、时钟Lane的连续与非连续模式
在MIPI CSI-2/DSI链路中，时钟同步是保证数据正确传输的基石。与传统的并行总线不同，MIPI采用源同步时钟机制，即时钟信号与数据信号由发送端（如摄像头传感器）同步产生，接收端（如应用处理器）利用该时钟对数据进行采样。本章将深入剖析时钟同步的核心原理，包括DDR双沿采样、时钟恢复与抖动，以及时钟Lane的两种工作模式。
3.1 源同步时钟机制
源同步时钟的核心思想是：时钟信号与数据信号共享相同的传输路径和电气特性，从而消除因路径延迟差异（skew）带来的时序问题。在MIPI D-PHY中，发送端（TX）将时钟信号与数据信号对齐后，通过差分线对同时发送。接收端（RX）使用接收到的时钟信号直接对数据信号进行采样，无需额外的PLL或时钟恢复电路。
3.2 DDR双沿采样
MIPI D-PHY采用DDR（Double Data Rate）双沿采样技术，即在时钟信号的上升沿和下降沿各传输一次数据。这意味着在相同的时钟频率下，数据传输速率是时钟频率的两倍。例如，一个1 GHz的时钟，通过DDR技术可以实现2 Gbps的数据传输速率。
| 特性 | SDR（单沿采样） | DDR（双沿采样） |
|---|---|---|
| 采样边沿 | 仅上升沿 | 上升沿 + 下降沿 |
| 数据速率 vs 时钟频率 | 1:1 | 2:1 |
| 相同时钟频率下的吞吐量 | 基准 | 2倍 |
| 对时钟抖动敏感度 | 较低 | 较高（需更严格的时序约束） |
| MIPI D-PHY应用 | 不支持 | 强制要求 |
3.3 时钟恢复与抖动
虽然MIPI D-PHY采用源同步时钟，但在某些场景下（如C-PHY或长距离传输），接收端仍需要时钟恢复（CDR, Clock Data Recovery）电路来从数据流中提取时钟信息。时钟抖动（Jitter）是影响时钟恢复质量的关键因素，它表现为时钟边沿相对于理想位置的短期偏移。
3.3.1 抖动的分类与来源
- 随机抖动（RJ, Random Jitter）： 由热噪声、散粒噪声等随机过程引起，服从高斯分布，无法完全消除。
- 确定性抖动（DJ, Deterministic Jitter）： 由特定干扰源引起，包括：
- 数据相关抖动（DDJ）： 与传输的数据模式有关，如码间干扰（ISI）。
- 周期抖动（PJ）： 由电源噪声、EMI等周期性干扰引起。
- 占空比失真（DCD）： 时钟上升沿与下降沿时间不对称。
3.4 时钟Lane的连续与非连续模式
MIPI D-PHY的时钟Lane支持两种工作模式：连续模式（Continuous Mode）和非连续模式（Non-Continuous Mode）。两种模式在功耗、电磁干扰（EMI）和同步时间上存在显著差异。
| 特性 | 连续模式 | 非连续模式 |
|---|---|---|
| 时钟信号行为 | 始终切换（即使无数据传输） | 仅在数据传输期间切换 |
| 功耗 | 较高（时钟持续翻转） | 较低（时钟仅在需要时翻转） |
| EMI辐射 | 较高（连续频谱） | 较低（突发性频谱） |
| 同步建立时间 | 快（时钟始终存在） | 慢（需要重新同步） |
| 适用场景 | 高帧率、连续视频流 | 低功耗、间歇性数据传输 |
| MIPI规范支持 | 可选 | 可选 |
3.4.1 连续模式
在连续模式下，时钟Lane在整个链路开启期间持续输出时钟信号，无论是否有数据传输。接收端的PLL始终锁定在时钟频率上，数据到达时可以直接采样，无需额外的同步时间。这种模式适用于需要低延迟、高稳定性的场景，如实时视频流。
3.4.2 非连续模式
在非连续模式下，时钟Lane仅在数据传输突发（Burst）期间输出时钟信号。在数据包之间的间隔（Inter-Packet Gap, IPG）中，时钟Lane进入LP（Low Power）状态，停止时钟翻转。这种模式可以显著降低功耗和EMI，但每次数据传输前需要重新建立时钟同步，增加了延迟。