📚 课程目录第2章 MIPI D-PHY物理层基础

2. MIPI D-PHY 物理层基础：D-PHY Lane 结构、高速模式与低功耗模式、差分信号与共模电压、时钟 Lane 与数据 Lane

2.1 D-PHY Lane 结构概述

MIPI D-PHY 是摄像头与处理器之间最常用的物理层接口标准。一个 D-PHY 链路由 1 条时钟 Lane 和 1 条或多条数据 Lane 组成，每条 Lane 都是独立的双向或单向差分信号对。

  关键概念： Lane 是 D-PHY 的最小传输单元，由一对差分线（Dp/Dn）构成。时钟 Lane 始终为单向（从主机到设备），数据 Lane 可配置为单向或双向。

典型的摄像头传感器通常使用 1 条时钟 Lane + 2~4 条数据 Lane，以实现高带宽图像数据传输。每条 Lane 在物理上由发送端（TX）和接收端（RX）组成，通过一对 PCB 走线或柔性电缆连接。

设计提示： 在 PCB 布局中，同一 Lane 内的 Dp/Dn 走线必须保持等长（误差 < 5 mm），且与其他 Lane 的间距至少为 3 倍线宽，以减少串扰。

2.2 高速模式（HS）与低功耗模式（LP）

D-PHY 定义了两种工作模式，以适应不同场景下的功耗与带宽需求：

特性	高速模式（HS）	低功耗模式（LP）
电压摆幅	差分 200 mV（典型值）	单端 1.2 V（典型值）
数据传输速率	80 Mbps ~ 4.5 Gbps / Lane	≤ 10 Mbps
功耗	高（约 3~10 mW / Lane）	极低（约 0.1~0.5 mW / Lane）
信号类型	差分信号（Dp/Dn 互补）	单端信号（Dp/Dn 独立驱动）
应用场景	图像数据突发传输	控制命令、总线周转、空闲状态

关键约束： 高速模式下，数据 Lane 必须与时钟 Lane 保持严格的相位对齐。LP 模式下，时钟 Lane 停止切换，数据 Lane 进入低功耗状态。两种模式之间的切换需要遵循特定的状态机序列（ULPS、Stop 状态等）。

2.2.1 高速模式数据传输

在 HS 模式下，数据以 突发（Burst） 方式传输。每个突发开始前，发送端先发送一个 SoT（Start of Transmission） 序列，结束后发送 EoT（End of Transmission） 序列。HS 模式下，时钟 Lane 持续输出 200 mV 摆幅的差分时钟信号，数据 Lane 在时钟的上升沿和下降沿各采样 1 bit（DDR 双倍数据率）。

驱动开发要点： 摄像头驱动在配置 MIPI 链路时，需要先设置时钟 Lane 进入 HS 模式并稳定输出时钟，再使能数据 Lane 的 HS 突发传输。顺序错误会导致接收端无法正确锁定时钟。

2.3 差分信号与共模电压

D-PHY 物理层采用 低压差分信号（LVDS-like） 技术，但电压摆幅更低。每条 Lane 由两根线组成：Dp（正极） 和 Dn（负极）。发送端驱动 Dp 和 Dn 互为反相，接收端通过比较两线电压差来恢复数据。

2.3.1 差分信号电气特性

参数	HS 模式	LP 模式
差分电压 (V_OD)	140 ~ 270 mV	N/A（单端驱动）
共模电压 (V_CM)	150 ~ 250 mV	0 ~ 1.2 V（取决于 LP 状态）
单端摆幅	约 200 mV	0 ~ 1.2 V
传输线阻抗	100 Ω（差分）	50 Ω（单端）

  共模电压（VCM） 是 Dp 和 Dn 电压的平均值：VCM = (VDp + VDn) / 2。在 HS 模式下，VCM 稳定在 200 mV 左右，接收端以此作为参考电平。共模电压的稳定性直接影响信号完整性。

2.3.2 差分信号抗干扰原理

差分信号具有天然的共模抑制能力。当外部噪声同时耦合到 Dp 和 Dn 上时，两线的噪声幅度相同（共模噪声），接收端通过差分放大器计算 V_Dp - V_Dn，共模噪声被抵消。这使得 MIPI D-PHY 在长距离传输（可达 30 cm）和复杂电磁环境下仍能保持高可靠性。

_diff V_CM ≈ 200 mV 差分信号优势 • 共模噪声抑制 • 低电压摆幅，低功耗 • 抗 EMI 能力强 V_diff = V_Dp - V_Dn V_CM = (V_Dp + V_Dn) / 2

2.4 时钟 Lane 与数据 Lane

2.4.1 时钟 Lane 的职责

时钟 Lane 是 MIPI 链路的 同步基准。在 HS 模式下，时钟 Lane 持续输出 200 mV 摆幅的差分时钟信号，频率与数据传输速率相关。数据 Lane 在时钟的 上升沿 和 下降沿 各采样 1 bit，实现 DDR 传输。

时钟频率关系： 数据速率 = 2 × 时钟频率 × 数据 Lane 数量。例如，4 Lane 配置下，时钟频率 500 MHz 可提供 4 Gbps 的总带宽。
时钟抖动要求： HS 模式下，时钟周期抖动（Jitter）必须 < 0.15 UI（单位间隔），否则接收端可能误采样。
时钟 Lane 状态： 时钟 Lane 只有 HS 和 LP 两种状态，没有双向模式。LP 状态下时钟停止切换，进入低功耗空闲。

2.4.2 数据 Lane 的职责

数据 Lane 负责传输 图像像素数据、嵌入式控制命令 和 帧/行同步信号。每条数据 Lane 在 HS 模式下独立传输数据流，接收端根据时钟 Lane 的边沿对齐采样。

数据 Lane 功能	说明
像素数据传输	将图像传感器输出的 RAW/RGB/YUV 数据按字节分发到各 Lane
帧同步（FS/ FE）	通过短包（Short Packet）标识帧起始和帧结束
行同步（LS/ LE）	通过短包标识行起始和行结束
嵌入式控制	传输传感器配置命令、状态信息等（CCI 或 I²C 隧道）
总线周转（BTA）	在双向模式下，数据 Lane 可切换方向，从接收端发送响应

2.4.3 时钟与数据的相位关系

在 HS 模式下，数据 Lane 的跳变沿必须与时钟 Lane 的边沿对齐。D-PHY 规范要求数据在时钟的 上升沿 和 下降沿 均有效，且数据建立时间（T_setup）和保持时间（T_hold）必须满足接收端要求。

驱动配置要点： 在摄像头驱动初始化时，需要先使能时钟 Lane 并等待其稳定输出 HS 时钟，再使能数据 Lane。关闭时顺序相反：先关闭数据 Lane 的 HS 突发，再关闭时钟 Lane。错误的顺序可能导致接收端锁相环（PLL）失锁。

_setup ≥ 0.15 UI, T_hold ≥ 0.15 UI

2.5 本章小结

D-PHY Lane 结构： 由 1 条时钟 Lane + N 条数据 Lane 组成，每条 Lane 是一对差分线（Dp/Dn）。
高速模式（HS）： 200 mV 差分摆幅，80 Mbps ~ 4.5 Gbps / Lane，用于图像数据突发传输。
低功耗模式（LP）： 1.2 V 单端摆幅，≤ 10 Mbps，用于控制命令和空闲状态。
差分信号： 共模电压 V_CM ≈ 200 mV（HS），差分信号提供优异的抗干扰能力。
时钟与数据 Lane： 时钟 Lane 提供 DDR 采样基准，数据 Lane 传输像素/同步/控制信息，两者必须保持严格的相位对齐。