4. DVP接口时序分析：像素时钟与行场同步的时序关系，数据采样窗口

4.3 行同步（HSYNC）与像素数据传输

HSYNC信号用于界定每一行有效像素数据的传输区间。典型的HSYNC时序包含以下阶段：

1. 行消隐前肩（HBP）： HSYNC无效期间，PCLK继续运行，但DATA总线上的数据无效，SoC应忽略。
2. HSYNC有效脉冲： Sensor拉高（或拉低，取决于极性配置）HSYNC，表示即将开始传输一行有效像素。
3. 有效像素传输： HSYNC保持有效状态，每个PCLK沿传输一个像素，持续H_ACTIVE个时钟周期。
4. 行消隐后肩（HFP）： 有效像素传输完毕后，HSYNC变为无效，进入下一行的消隐期。

4.4 场同步（VSYNC）与帧结构

VSYNC信号界定一帧图像的完整传输周期。与HSYNC类似，VSYNC也包含消隐区和有效区：

4.5 时序极性配置与驱动代码示例

DVP接口的HSYNC和VSYNC信号极性（高有效或低有效）以及PCLK的采样边沿（上升沿或下降沿）通常可以通过Sensor的寄存器配置。SoC端的DVP控制器也必须配置为匹配的极性，否则会导致数据错位或帧同步失败。

以下是一个典型的Sensor初始化代码片段，展示如何配置时序极性：

/* 假设Sensor I2C地址为0x30，寄存器映射如下：
 * 0x12 - 输出格式控制寄存器
 *   bit[6]: VSYNC极性（0=高有效，1=低有效）
 *   bit[5]: HSYNC极性（0=高有效，1=低有效）
 *   bit[4]: PCLK极性（0=上升沿采样，1=下降沿采样）
 */

#define SENSOR_ADDR     0x30
#define REG_FORMAT_CTRL 0x12

void sensor_init_dvp_timing(void)
{
    uint8_t reg_val;

    // 读取当前寄存器值
    i2c_read(SENSOR_ADDR, REG_FORMAT_CTRL, &reg_val, 1);

    // 配置为：VSYNC高有效、HSYNC高有效、PCLK上升沿采样
    reg_val &= ~(0x70);   // 清除bit[6:4]
    reg_val |= (0x00);     // 全部设为0：高有效+上升沿

    i2c_write(SENSOR_ADDR, REG_FORMAT_CTRL, &reg_val, 1);

    // 验证配置
    i2c_read(SENSOR_ADDR, REG_FORMAT_CTRL, &reg_val, 1);
    if ((reg_val & 0x70) != 0x00) {
        // 配置失败，打印错误日志
        printf("ERROR: DVP timing polarity configuration failed!\n");
    }
}

4.6 常见时序问题与排查清单

基于实际项目经验，DVP接口驱动开发中最常见的时序问题及排查方向如下：