3. DVP接口基础：并行数据总线结构、PCLK/HSYNC/VSYNC信号定义
DVP（Digital Video Port）是摄像头模组与主控SoC之间最经典的并行数据传输接口。尽管MIPI CSI-2已成为主流，DVP凭借其极低的延迟、简单的协议栈和成熟的工具链，在工业相机、安防监控、医疗内窥镜和低端消费电子领域仍占据重要地位。本节将深入解析DVP的物理总线结构、关键控制信号时序以及设计约束。
3.1 DVP并行数据总线结构
DVP的核心是一组并行数据线（D[0:N-1]）加上三根控制信号线：像素时钟（PCLK）、行同步（HSYNC）和场同步（VSYNC）。数据线宽度通常为8位、10位或12位，对应RAW8、RAW10、YUV422等常见输出格式。
关键概念： DVP是源同步并行总线——像素时钟由摄像头传感器产生，随数据一起发送给接收端。接收端无需PLL恢复时钟，但必须满足严格的建立/保持时间窗口。
3.2 三根控制信号的详细定义
DVP的时序控制完全依赖PCLK、HSYNC和VSYNC三根信号线。理解它们的电平行为与像素数据的关系，是驱动开发的第一步。
| 信号名称 | 方向 | 电平极性 | 功能描述 | 典型频率/周期 |
|---|---|---|---|---|
| PCLK | 传感器 → 主控 | 上升沿或下降沿有效（可配置） | 每个有效沿输出一个像素数据；数据线在PCLK边沿前后保持稳定 | 6~100 MHz（取决于分辨率与帧率） |
| HSYNC | 传感器 → 主控 | 高电平有效或低电平有效（可配置） | 高电平期间表示一行有效像素正在传输；低电平为行消隐（HBlank） | 行周期 = HActive + HBlank |
| VSYNC | 传感器 → 主控 | 高电平有效或低电平有效（可配置） | 高电平期间表示一帧有效像素正在传输；低电平为帧消隐（VBlank） | 帧周期 = VActive + VBlank |
驱动开发提示： 大多数DVP传感器允许通过I²C/SPI寄存器配置PCLK极性（上升沿/下降沿）以及HSYNC/VSYNC的有效电平。在初始化阶段，务必先读取传感器默认极性，再与主控DVP控制器的配置对齐，否则会导致数据错位或帧同步失败。
3.3 典型DVP帧传输时序
一帧完整的DVP传输由VSYNC、HSYNC和PCLK协同完成。下图展示了一帧内多行数据的传输过程，以及消隐区（Blank）的位置。
3.4 DVP驱动开发的关键参数
在编写DVP摄像头驱动时，以下参数必须从传感器数据手册中获取，并在初始化阶段正确配置主控的DVP控制器：
- PCLK频率与极性： 确定最大像素时钟频率，选择上升沿采样还是下降沿采样。
- HSYNC/VSYNC有效电平： 高电平有效还是低电平有效，必须与主控寄存器匹配。
- 行有效像素数（HActive）： 每行包含的有效像素个数，决定一行数据量。
- 帧有效行数（VActive）： 每帧包含的有效行数，决定一帧数据量。
- 消隐区长度（HBlank / VBlank）： 影响帧率计算和DMA传输调度。
- 数据格式与位宽： RAW8、RAW10、YUV422等，决定数据线实际使用宽度。
常见陷阱： 部分传感器在VSYNC有效之前会先输出若干行“dummy line”（伪行），这些行的HSYNC有效但数据无效。驱动必须通过寄存器配置或软件过滤掉这些伪行，否则会导致图像错位或帧头丢失。
3.5 DVP与MIPI CSI-2的初步对比
在进入MIPI章节之前，先通过下表建立DVP与MIPI CSI-2的宏观差异认知，这有助于后续选型决策：
| 对比维度 | DVP（并行） | MIPI CSI-2（串行） |
|---|---|---|
| 物理层 | 8~12根数据线 + 3根控制线 | 1~4对差分数据线 + 1对差分时钟线 |
| 最大带宽 | 约 100 MB/s（100MHz × 8bit） | 单通道约 1 Gbps，4通道可达 4 Gbps |
| 传输距离 | PCB走线 < 15cm，受限于并行skew | 差分信号可支持 30cm+，抗干扰强 |
| 协议复杂度 | 极低，无包解析，直接像素流 | 较高，需解析长包/短包、ECC、CRC |
| 延迟 | 极低（1个PCLK周期） | 较低（约10~20个UI延迟） |
| 适用场景 | 低分辨率、低帧率、工业/医疗 | 高分辨率、高帧率、手机/汽车 |
3.6 驱动初始化代码示例（DVP控制器配置）
以下是一个典型的DVP控制器初始化代码片段，基于STM32系列MCU的DCMI接口。实际寄存器名称因平台而异，但逻辑流程通用。
/* DVP控制器初始化示例（基于STM32 DCMI） */
void DVP_Init(uint32_t pclk_freq_hz, uint8_t hsync_polarity, uint8_t vsync_polarity)
{
DCMI_HandleTypeDef hdcmi;
/* 1. 使能DCMI时钟 */
__HAL_RCC_DCMI_CLK_ENABLE();
/* 2. 配置GPIO复用功能：数据线D[0:7]、PCLK、HSYNC、VSYNC */
GPIO_InitTypeDef gpio = {0};
gpio.Mode = GPIO_MODE_AF_PP;
gpio.Pull = GPIO_NOPULL;
gpio.Speed = GPIO_SPEED_FREQ_HIGH;
/* 具体引脚映射需参考数据手册，此处省略 */
/* 3. 配置DCMI参数 */
hdcmi.Instance = DCMI;
hdcmi.Init.SynchroMode = DCMI_SYNCHRO_HARDWARE; // 硬件同步模式
hdcmi.Init.PCKPolarity = (pclk_freq_hz > 50000000) ?
DCMI_PCKPOLARITY_FALLING : DCMI_PCKPOLARITY_RISING;
hdcmi.Init.HSPolarity = hsync_polarity;
hdcmi.Init.VSPolarity = vsync_polarity;
hdcmi.Init.ExtendedData = DCMI_EXTEND_DATA_8B; // 8位数据宽度
hdcmi.Init.IOMode = DCMI_IO_MODE_CONTINUOUS; // 连续模式
hdcmi.Init.CaptureRate = DCMI_CR_ALL_FRAME; // 捕获所有帧
if (HAL_DCMI_Init(&hdcmi) != HAL_OK)
{
/* 初始化失败处理 */
Error_Handler();
}
/* 4. 配置DMA（用于将数据从DCMI FIFO搬运到内存） */
/* 此处省略DMA配置细节 */
/* 5. 启动捕获 */
HAL_DCMI_Start_DMA(&hdcmi, (uint32_t)frame_buffer, FRAME_SIZE);
}
关键点： PCLK极性选择与频率相关