1. 课程导入
各位同学，欢迎来到《DSP算法原理解析》的第一章。
做嵌入式这些年，我见过太多工程师在模拟和数字之间栽跟头。明明算法仿真跑得挺好，一上硬件就出怪问题。说白了，很多坑都出在「模拟→数字」这一步没吃透。今天我们就来聊聊这座桥梁——采样定理和量化误差。
1.1 为什么要数字化？
真实世界是模拟的。声音、温度、电压，都是连续变化的。但我们的CPU、DSP、FPGA只认0和1。所以第一步，就是把连续信号变成离散数字。
这个过程分两步：采样和量化。采样决定时间上的离散，量化决定幅度上的离散。两者缺一不可。
核心观点：数字信号处理不是魔法，它是对模拟世界的「快照」和「近似」。理解这两步的局限，才能做出靠谱的系统。
1.2 采样定理——奈奎斯特的底线
采样频率该设多高？这是每个DSP工程师的第一个问题。
答案就是奈奎斯特采样定理：采样频率必须大于信号最高频率的两倍。即 fs > 2 * fmax。
为什么？因为采样是在「猜」信号。如果采样太慢，高频信号会被误认为低频信号，这就是混叠。我在一个音频项目里就吃过这个亏——采样率设得刚好等于2倍频率，结果回放时多出一堆刺耳的噪声。后来才明白，理论上的「等于2倍」在实际中根本不够用。
避坑指南：我曾经在电机控制项目中，只按理论值设置采样率，结果转速反馈一直跳变。查了三天，发现是高频谐波混叠进了低频带。后来我养成了一个习惯：采样率至少取最高频率的2.5倍，有条件直接上4倍以上。
混叠到底长什么样？
你想想看，一个1000Hz的正弦波，用1500Hz采样。采样点连起来，看起来就像一个500Hz的波。这就是混叠——高频信号「伪装」成了低频。
解决办法有两个：
- 提高采样率——让采样率远高于信号频率
- 加抗混叠滤波器——采样前把高于fs/2的频率滤掉
我个人习惯是两者都用。硬件上放一个低通滤波器，软件上再设一个保守的采样率。双重保险，心里踏实。
1.3 量化误差——精度与成本的博弈
采样把时间离散了，量化把幅度离散了。ADC的位数决定了你能把信号分成多少级。12位ADC有4096级，16位有65536级。
量化误差，说白了就是真实值和量化值之间的差距。这个误差范围是 ±0.5 LSB（最低有效位）。
| ADC位数 | 量化级数 | 动态范围(dB) | 典型应用 |
|---|---|---|---|
| 8位 | 256 | 48 | 早期音频、简单传感器 |
| 12位 | 4096 | 72 | 电机控制、工业采集 |
| 16位 | 65536 | 96 | 音频、精密测量 |
| 24位 | 16777216 | 144 | 高保真音频、地震监测 |
位数越高，精度越好，但成本、功耗、速度都会受影响。我做过一个手持设备，为了省电选了12位ADC，结果信号噪声一直压不下去。后来换成16位，功耗只多了5%，信噪比却提升了20dB。嗯，这里要注意：选ADC不能只看位数，还要看有效位数（ENOB）。
经验之谈：量化误差可以近似看作白噪声。它的功率是固定的——LSB²/12。所以信号越小，信噪比越差。我建议：尽量让信号幅度接近ADC的满量程，别浪费动态范围。
1.4 采样与量化的完整流程
下面这张图，是我自己画的一个完整流程。从模拟信号进来，到数字信号出去，每一步都标清楚了。
1.5 过采样——用速度换精度
如果ADC位数不够怎么办？我告诉你一个技巧：过采样。
原理很简单：用远高于奈奎斯特频率的采样率去采，然后做数字滤波和抽取。每提高4倍采样率，就能换来1位有效精度。这在很多低成本方案里非常实用。
我在一个温度采集项目里用过这个办法。12位ADC，通过16倍过采样，硬是做到了14位的效果。虽然代价是CPU多跑了一点，但省下了一颗高精度ADC的钱。
过采样公式：每增加4倍采样率，信噪比提升6dB，相当于增加1位有效分辨率。
1.6 实际项目中的取舍
说了这么多理论，最后聊聊实际怎么选。
- 采样率：别卡着2倍线。我一般取3~5倍，有余量才能应对噪声和谐波。
- ADC位数：够用就好。12位做电机控制绰绰有余，16位做音频是底线。
- 抗混叠滤波器：一定要加。哪怕是一个简单的RC低通，也能省掉你后面很多调试时间。
- 量化噪声：如果信号动态范围大，考虑用浮点DSP或者做数字增益调整。
一个小技巧：调试时先把ADC采到的原始数据打印出来，看看最低几位是不是在随机跳变。如果是，说明量化噪声占主导；如果不是，说明模拟前端有问题。这个习惯帮我快速定位过好几次硬件故障。
好了，第一章就到这里。采样定理和量化误差是DSP的基石，后面所有算法都建立在这两个概念之上。理解透了，后面的路就好走了。