反射与振铃：原因、计算与抑制
讲信号完整性，怎么也绕不开反射和振铃。说白了一个是信号在阻抗突变处“弹回来”，另一个是弹回来的信号跟原信号叠加、来回振荡，产生过冲和噪声。我刚入行时有一次调试一块DDR3板子，波形上那个小振铃看得我头皮发麻，后来一查就是走线阻抗不连续导致的。这节课我带你把这两个“幽灵”彻底搞明白。
反射是怎么发生的？
想象一根传输线，信号像一列火车在轨道上跑。轨道平直、阻抗均匀，火车跑得很顺畅。但前方突然出现一个山洞，轨道变窄了——也就是阻抗变了。火车头冲过去，一部分能量继续往前，另一部分被反弹回来。这个反弹的“回波”就是反射。
反射的大小由反射系数 Γ 决定。公式很简单：
Γ = (Z_load - Z0) / (Z_load + Z0)Z0 是传输线特性阻抗，Z_load 是负载阻抗。你想想看，如果负载阻抗等于特性阻抗（匹配），Γ = 0，完美无反射。如果负载开路（Z_load = ∞），Γ = 1，信号全反射回来。如果负载短路（Z_load = 0），Γ = -1，反相反射。我见过很多新手以为只要接近匹配就行，但实际上在高速信号里，哪怕5%的失配都会产生肉眼可见的过冲。
振铃：反射的“合唱团”效应
单个反射还不算可怕，可怕的是多个反射在线上来回弹，像两个人在山谷里对喊，反复叠加形成振铃。振铃的频率取决于传输线的延迟和反射系数的幅值。说白了就是信号在源端和负载之间来回振荡，直到能量被电阻或介质耗散掉。
我曾在一条长50cm的FR4走线上测到过1.2Vpp的振铃，原始信号才1.8V。那会儿板子跑DDR3-1600，整整花了三天才找到原因——末端接了一个容性负载（DDR颗粒的管脚电容），等效于一个低阻抗，引起了负反射。
- 过冲可能击穿芯片输入级保护二极管
- 下冲导致逻辑误判（0判断成1）
- EMI辐射增加，过电磁兼容测试困难
- 时序抖动恶化，setup/hold window缩窄
反射的计算与仿真
手动算反射大多用于定性分析。给你一个简单的例子：源端内阻50Ω，传输线Z0=50Ω（匹配），负载开路。源端输出一个1V阶跃。那么初始入射电压是 1V * Z0/(Z0+Rsrc) = 1V * 50/(50+50)=0.5V（分压）。这个0.5V信号走到负载端，遇到开路（Γ=1），反射回0.5V，叠加后变成1.0V。反射波回到源端，源端阻抗匹配（Γsrc=0），不再反射。最终稳态1V。你看，振铃就一次，因为源端匹配。
但如果源端内阻是10Ω、负载是开路，情况就复杂多了：
- 初始入射：1V * 50/(10+50)=0.833V
- 负载反射：0.833V * (∞-50)/(∞+50)≈0.833V，叠加变1.666V（过冲）
- 反射波回源端：0.833V * (10-50)/(10+50)= -0.555V，叠加后源端电压=0.833V-0.555V=0.278V
- 源端再次反射：-0.555V * (10-50)/(10+50)= 0.370V，传到负载…
如此反复，每次幅值逐渐衰减，形成振铃。你可以用柏德图或者格子图来分析，但真正干活时我建议直接上仿真工具（HyperLynx、ADS或SIwave），手工算太容易算错。
抑制反射与振铃的方法
方法就那几个字：阻抗匹配、缩短短线、串行端接、并行端接、RC端接、AC端接。下面给你一个对比表：
| 端接方式 | 电路连接 | 适用场景 | 优点 | 缺点 |
|---|---|---|---|---|
| 串联端接 | 源端串电阻Rs，Rs+Rsrc = Z0 | 点对点、单向信号 | 功耗小，只消耗初始分压 | 需知道源内阻；负载端仍有初始半幅 |
| 并联端接 | 负载端对地/电源接电阻R = Z0 | 多负载、双向总线 | 反射吸收干净 | 直流功耗大；需上下拉网络 |
| RC 端接 | 负载端串R+电容C隔直 | 高频信号，需要低功耗 | 无直流功耗 | RC时间常数需小于信号上升时间 |
| AC 端接 | 源端串R+电容C隔直 | 高频差分对 | 匹配良好，线性度好 | 需要精确匹配，电容选型麻烦 |
振铃抑制的工程实践
除了端接，还有几个实战技巧：
- 缩短短线长度：让传输延迟小于信号上升时间的1/6，反射波回来时信号已经跳变完成，相当于“看不清”反射。
- 减少过孔数量：每个过孔引入约0.3~0.5pF的寄生电容，在高速信号中形成阻抗凹陷。
- 使用微带线而非带状线：微带线顶层电场暴露，介电常数较低，特性阻抗更易控制。
- 避免分支/ stub：哪怕是5mm的短桩，在3GHz以上都像个天线。我遇到过一根DDR地址线残留了8mm的stub，结果在875MHz出现-2dB的凹陷。
说到这里，你用下面这张图可以快速理清反射和振铃的知识脉络：
做端接时别忘了仿真一下。我常用的流程是：先算反射系数，再搭一个简单的SPICE仿真，跑一下时域反射波形（TDR）。TDR能直接看到哪里阻抗突变，比任何计算都直观。我曾用TDR在背板上发现一个连接器处阻抗从50Ω跳到了62Ω，加了0.5pF补偿后降到了53Ω，振铃从200mV降到30mV。
经验总结：几个“别”
- 别小看短线：哪怕只有1cm的stub，在5GHz以上就可能引发谐振。我曾经在一款25Gbps SerDes设计中，把一根10mm的微带走线改成2mm，眼图宽度增加了15ps。
- 别只用一种端接：有些设计用串联端接后振铃还在，就换个思路并联端接。不过并联端接会增大直流功耗，低功耗设计慎用。
- 别忽略封装寄生参数：芯片管脚模型里通常有1~2nH电感和0.5~1pF电容，在10GHz以上会严重改变阻抗匹配。算端接时一定要把封装模型加进来。