第1章 高速互连设计概述与信号完整性基础
1.1 为什么需要关注高速互连？
做硬件设计这些年，我越来越觉得“互连”这件事被严重低估了。你想想看，十年前跑个100MHz，拿根飞线连上基本就能工作。现在呢？动不动就是Gbps级，DDR5、PCIe Gen5、SerDes……一根走线就是一条微型传输线。
我在项目中遇到过最典型的一个教训：一块8层板的PCIE Gen3链路，布局阶段觉得走线长度差不多就行，结果仿真一跑，眼图完全闭合。最后发现是过孔背钻没做，阻抗突变导致反射。从那以后我对互连细节再也不敢掉以轻心。
其实核心问题就一个——信号频率上去了，波长变小了。当走线长度超过波长的十分之一，普通的集总参数模型就不准了，必须用分布参数理论。这就是信号完整性（Signal Integrity, SI）要解决的问题。
1.2 信号完整性基本概念
信号完整性，说白了就是保证信号从驱动端传到接收端时，波形没有被严重畸变。我习惯把它拆成四个维度来看：
| 参数 | 含义 | 典型问题 |
|---|---|---|
| 特征阻抗 | 传输线上电压与电流的比值 | 阻抗不连续引起反射 |
| 反射 | 信号在阻抗突变处返回的能量 | 过冲、振铃、台阶 |
| 串扰 | 相邻走线之间电磁耦合 | 远端串扰、近端串扰 |
| 时序裕量 | 信号到达窗口与采样窗口的余量 | 建立/保持时间违规 |
另外还有个容易被忽略的——损耗。高频下介质损耗和导体趋肤效应会让信号幅度衰减、边沿变缓。我做过一个长距离背板项目，30英寸的走线，10Gbps信号损耗接近6dB，最后不得不用均衡器。
1.3 传输线理论基础
既然提到传输线，我就聊聊最基础的概念。一根走线加上参考平面，就是一个传输线结构。它的核心参数是特征阻抗 Z₀：
// 微带线特征阻抗近似计算（Er=4.2, H=0.2mm, W=0.3mm）
Z₀ ≈ 87 / sqrt(Er+1.41) * ln(5.98*H / (0.8*W + t))
≈ 87 / sqrt(5.61) * ln(5.98*0.2 / (0.8*0.3 + 0.035))
≈ 36.7 * ln(1.196 / 0.275)
≈ 36.7 * 1.47 ≈ 54 Ω
实际项目中我一般先算个大概，再用仿真软件校准。不过有个经验值得记住——Z₀ 主要取决于线宽、介质厚度和介电常数，跟线长关系不大。
1.4 信号完整性分析流程
我个人的设计习惯是分四步走：
- 预布局评估 – 根据芯片手册和速率，定下叠层、线宽、间距的初步规则。
- 前仿真 – 用IBIS模型跑通道仿真，看眼图和时序裕量，发现风险提前改。
- 后仿真 – 布局布线完成后，提取S参数，做全链路仿真，微调终端匹配。
- 测试验证 – 用TDR测阻抗，用示波器看眼图，跟仿真结果对比闭环。
你可能会问：“仿真真的准吗？” 坦白讲，仿真的准确度取决于模型质量和提取精度。我一般会在板子上留几个测试点，实测回来修正模型参数。前三个步骤做扎实了，后面改板子的次数就能少很多。
1.5 信号完整性知识体系
下面这张图概括了本章的核心脉络。我把它作为自己知识框架的起点：
1.6 从零开始需要什么工具？
最后聊聊工具，我经常被新人问到。其实入门不需要买昂贵的EDA套件。我个人建议先用免费或低成本的工具跑通流程：
- 传输线计算 – 可以用Polar SI9000（免费版）或在线阻抗计算器
- 通道仿真 – HyperLynx SI（学生版）或开源的PySPICE
- 实测 – 有台两通道示波器加个TDR模块就够了，不一定要几万美金的VNA
我曾经用自己写的Python脚本提取PCB走线的RLGC参数，配合开源电路仿真器，完成了DDR3的时序预算。虽然精度比不上商业软件，但理解了原理之后，再上手专业工具就会快很多。