《阵列波导光栅版图绘制实战技巧》
第4章 波导层结构设计
第4章 波导层结构设计
芯层与包层折射率怎么选？波导宽度、厚度如何定？
说白了，这一章就是决定你的AWG能不能稳定地工作在单模状态。我见过太多设计，一上来就猛算光栅臂长度，结果波导层参数没选好，最后出来的器件多模串扰严重，插损也压不下去。
4.1 芯层与包层折射率——选不对，后面全白费
芯层折射率 ncore 和包层折射率 nclad 的差值 Δn，直接决定了光场的约束能力。我个人习惯先把 Δn 定在 0.5% ~ 2% 这个区间。你想想看，Δn 太小，光场会扩散到包层里，弯曲损耗大得吓人；Δn 太大，又容易激发高阶模。
我在项目中遇到过一件事：有次为了追求极低损耗，把 Δn 压到 0.3%，结果阵列波导的弯曲半径必须做到 500 μm 以上，芯片面积直接翻倍。后来我学乖了，一般先用 0.75% 左右起步，再根据工艺微调。
芯层折射率 1.455 ~ 1.475，包层折射率 1.445 ~ 1.450，Δn ≈ 0.6% ~ 1.2%。
对于氮化硅平台，Δn 可以到 3% ~ 5%，但要注意波导宽度要相应收窄。
4.2 波导宽度与厚度——单模条件的“命门”
单模条件说白了就是归一化频率 V 必须小于 π（对于矩形波导近似）。V 参数公式：
V = (2π/λ) · a · √(n_core² - n_clad²)其中 a 是波导等效半径（宽度或厚度的一半）。我一般先固定厚度，比如 220 nm 的 SOI 平台，宽度定在 450 nm ~ 500 nm 就能保证单模。但如果你用厚硅（比如 3 μm），宽度就得放到 2.5 μm 以上，这时候高阶模很容易冒出来。
| 平台 | 芯层厚度 (nm) | 推荐宽度 (nm) | Δn (%) | 单模条件 |
|---|---|---|---|---|
| SOI (薄硅) | 220 | 450 ~ 500 | ~1.7 | V < 2.8 |
| SOI (厚硅) | 3000 | 2500 ~ 3000 | ~1.7 | V < 3.2 (注意高阶模) |
| Si₃N₄ | 400 | 800 ~ 1200 | ~3.5 | V < 2.6 |
| SiO₂ (掺杂) | 6000 | 4500 ~ 5500 | ~0.75 | V < 2.4 |
4.3 如何快速验证单模？
我个人习惯用有限差分法（FDM）扫一下模场分布。你可以在 EDA 工具里建一个波导截面，扫宽度从 300 nm 到 800 nm，看有效折射率 neff 的跳变点。出现第二个模式的那个宽度，就是单模上限。
嗯，这里要注意：波导厚度对单模的影响往往比宽度更敏感。尤其是对于高 Δn 平台，厚度稍微偏 10 nm，高阶模就可能冒出来。所以流片前一定要和工艺厂确认刻蚀深度的容差。
4.4 包层结构对单模的“隐形”影响
很多人只盯着芯层，其实上包层和下包层的厚度也很关键。如果上包层太薄（比如 < 1 μm），光场会泄漏到空气中，造成额外的辐射损耗。我一般要求上包层至少 2 μm，下包层至少 3 μm（对于 SiO₂ 平台）。
另外，包层材料的吸收系数也不能忽略。我记得有一次用了高硼掺杂的包层，虽然折射率匹配很好，但 1550 nm 处的吸收损耗多了 0.3 dB/cm。后来换成了掺氟的包层，问题才解决。
4.5 设计流程小结
- 第一步： 根据平台选 Δn，查工艺文档得到 ncore 和 nclad 的典型值。
- 第二步： 用 V 参数公式估算宽度/厚度范围，留出 10% ~ 15% 的工艺容差。
- 第三步： 用模式求解器扫参，确认单模区间，并记录 neff 随宽度的变化率（用于后续相位计算）。
- 第四步： 在版图里设置波导宽度为可调参数，方便后期优化。
说白了，波导层结构就是 AWG 的地基。地基没打好，后面光栅臂算得再准也是白搭。我每次开始一个新设计，都会花至少半天时间专门调波导参数，这个时间省不得。