Gen3 速率协商背景：从 Gen1/Gen2 到 Gen3 的演进

PCIe 链路训练的核心目标之一是协商出链路两端设备共同支持的最高数据速率。从 Gen1 (2.5 GT/s) 到 Gen2 (5 GT/s) 的升级主要依赖物理层电气参数的微调，而 Gen3 (8 GT/s) 则是一次根本性的架构变革。理解这一演进过程，是掌握 Gen3 速率协商与时钟恢复调试的前提。

2.1 速率演进与编码开销对比

每一代 PCIe 的有效数据带宽不仅取决于原始传输速率，还受到编码方案的影响。Gen1/Gen2 使用 8b/10b 编码，每传输 10 bit 仅包含 8 bit 有效数据，开销为 20%。Gen3 改用 128b/130b 编码，开销骤降至约 1.5%，从而在相同物理带宽下大幅提升有效吞吐量。

2.2 Gen3 8 GT/s 带来的核心挑战

当速率从 5 GT/s 提升到 8 GT/s 时，信号在 PCB 走线上的衰减、反射以及串扰急剧增加。同时，由于 128b/130b 编码的码流中连续相同位（Run Length）可能更长，接收端 CDR（时钟数据恢复）电路面临失锁风险。以下是 Gen3 引入的主要技术挑战：

• 信道损耗加剧： 8 GT/s 信号的 Nyquist 频率为 4 GHz，PCB 介电损耗和趋肤效应导致信号幅度严重衰减，必须引入发送端去加重（De-emphasis）和接收端均衡（CTLE/DFE）。
• 时钟恢复难度上升： 128b/130b 编码不保证最小跳变密度，CDR 需要更长的锁定时间和更宽的环路带宽来应对数据模式引起的相位抖动。
• SSC 兼容性： 展频时钟（SSC）调制会引入约 0.5% 的频率偏移，Gen3 的 CDR 必须能在跟踪 SSC 的同时保持低误码率。
• 速率协商握手变化： Gen3 不再像 Gen1/Gen2 那样通过简单的 TS1/TS2 有序集交换完成速率变更，而是引入了 Equalization Phase（均衡阶段），通过预设系数和训练序列来优化链路信号质量。

2.3 从 Gen2 到 Gen3 的速率协商流程对比

Gen2 的速率协商相对直接：发送端发送带有速率 ID 的 TS1 有序集，接收端识别后回复确认，随后双方切换速率。Gen3 的协商则是一个多阶段、带反馈的闭环过程，包含 预备阶段、均衡阶段 和 确认阶段。

2.4 时钟恢复在 Gen3 中的角色转变

在 Gen1/Gen2 中，CDR 主要依赖 8b/10b 编码保证的足够跳变边沿来恢复时钟。Gen3 的 128b/130b 编码虽然保留了同步头（Sync Header），但数据部分可能包含长达数十个 UI 的无跳变序列。这使得 CDR 必须从“边沿跟踪”模式转向“数据预测 + 相位插值”模式。

• 相位插值器（PI）： Gen3 接收端通常使用 PI 来生成多相时钟，通过数字环路滤波器控制 PI 的相位步进，从而跟踪数据流中的相位变化。
• 环路带宽自适应： 在均衡阶段，CDR 环路带宽较宽以快速锁定；进入正常工作后，带宽收窄以抑制高频抖动。
• SSC 跟踪： 为了兼容展频时钟，CDR 必须能够跟踪 ±3000 ppm 的频率偏移，这要求环路具有足够的频率跟踪范围。