1. PCIe链路基础：PCIe体系结构概述、分层模型与速率演进
1.1 PCIe体系结构概述
PCI Express（PCIe）是一种高速串行计算机扩展总线标准，采用点对点串行互连架构，替代了传统的并行PCI/PCI-X总线。每个PCIe链路（Link）由两个设备（Root Complex 或 Endpoint）之间的双向差分对组成，每个方向包含一对发送（TX）和一对接收（RX）差分信号。
核心设计理念：PCIe摒弃了共享并行总线，通过交换结构（Switch）实现多设备并发通信，每个设备拥有独立的专用通道（Lane），从根本上消除了总线仲裁带来的性能瓶颈。
1.2 分层模型（Layered Architecture）
PCIe协议栈采用三层分离架构：事务层（Transaction Layer）、数据链路层（Data Link Layer）和物理层（Physical Layer）。这种分层设计使得各层可以独立演进，同时保持上下层接口的稳定性。
| 分层 | 主要功能 | 核心协议单元 | 关键职责 |
|---|---|---|---|
| 事务层 | 处理TLP（事务层包）的组装与解析 | TLP（Transaction Layer Packet） | 内存读写、I/O访问、配置空间、消息传递 |
| 数据链路层 | 保证TLP在链路中的可靠传输 | DLLP（Data Link Layer Packet） | ACK/NAK重传、CRC校验、流量控制、链路管理 |
| 物理层 | 处理电气信号、编码、串行/解串 | Ordered-Set / 符号 | 8b/10b或128b/130b编码、时钟恢复、链路训练 |
调试视角提示：链路训练失败时，首先检查物理层的LTSSM状态机；TLP重传超时则需关注数据链路层的ACK/NAK机制；事务层超时往往与VC缓冲或排序规则相关。分层隔离是PCIe调试的核心方法论。
1.3 链路宽度与速率演进（Gen1-Gen6）
PCIe标准从Gen1发展到Gen6，每代速率翻倍，同时编码效率和信号完整性要求不断提升。链路宽度（x1、x2、x4、x8、x16）决定了总带宽，而速率决定了单Lane的吞吐能力。
| 代际 | 单Lane速率 | 编码方式 | 有效带宽（x16） | 发布年份 | 关键特性 |
|---|---|---|---|---|---|
| Gen1 | 2.5 GT/s | 8b/10b | ~4 GB/s | 2003 | 基础串行架构 |
| Gen2 | 5.0 GT/s | 8b/10b | ~8 GB/s | 2007 | 速率翻倍，兼容Gen1 |
| Gen3 | 8.0 GT/s | 128b/130b | ~15.75 GB/s | 2010 | 编码效率提升至~98.5% |
| Gen4 | 16.0 GT/s | 128b/130b | ~31.5 GB/s | 2017 | 速率翻倍，信号完整性挑战增大 |
| Gen5 | 32.0 GT/s | 128b/130b | ~63 GB/s | 2019 | 引入EQ预设（Preset）校准 |
| Gen6 | 64.0 GT/s | PAM-4 + 1b/1b | ~126 GB/s | 2022 | PAM-4调制，FLIT模式 |
1.4 链路宽度与Lane协商
PCIe设备在链路训练阶段通过LTSSM（链路训练与状态机）协商最终的链路宽度和速率。宽度协商基于物理Lane的电气检测，速率协商则通过速度协商（Speed Negotiation）流程完成。
- 宽度协商：设备通过检测接收端电气空闲（Electrical Idle）状态判断Lane是否可用，最终确定x1/x2/x4/x8/x16等宽度。
- 速率协商：从Gen1开始逐级向上尝试，直到双方支持的最高共同速率。Gen3及以上需要完成均衡（Equalization）流程。
- 链路降宽：当部分Lane信号质量不达标时，链路可能降宽运行（如x16降为x8），这是调试中常见的故障现象。
常见调试陷阱：链路训练时如果Preset配置不当，可能导致Gen5/Gen6链路无法完成均衡，即使物理连接正常也会降速到Gen4或更低。Preset校准是Gen5+链路调试的核心环节。