1. PCIe 基础概念：总线架构概述与核心通信原理
PCI Express（PCIe）作为现代高性能互连标准，彻底取代了传统的并行 PCI/PCI-X 总线。其核心设计哲学是串行、点对点、差分信号，从根本上解决了并行总线在高速下的信号同步与串扰问题。本节将系统梳理 PCIe 总线架构的宏观视图、物理层基础单元以及链路与通道的构成关系。
1.1 PCIe 总线架构概述
PCIe 采用分层架构（Transaction Layer、Data Link Layer、Physical Layer），并通过交换结构（Switch）实现多设备互连。与共享式并行总线不同，PCIe 拓扑呈现为以 Root Complex 为中心的树形或星形结构。
关键认知： PCIe 不是“总线”，而是一组点对点链路的集合。每个链路只连接两个设备（如 RC 与 EP、Switch 与 EP），链路之间通过 Switch 进行数据包转发，不存在共享仲裁。
1.2 点对点连接与差分信号
PCIe 物理层采用点对点（Point-to-Point）串行连接，每个链路仅承载两个端口之间的通信。这种设计消除了并行总线中多设备共享线缆带来的电气负载和反射问题。
信号传输使用差分信号对（Differential Pair）：
- 发送端： 同时输出正相（D+）和反相（D-）两个信号。
- 接收端： 通过比较 D+ 与 D- 的电压差来恢复数据，共模噪声被有效抑制。
- 优势： 抗干扰能力强、电磁辐射低、支持更高频率。
工程提示： 差分对在 PCB 布线时必须保持等长、等距，并严格控制阻抗（通常 85Ω 或 100Ω）。任何长度失配都会引入时序偏差（Skew），降低信号完整性。
1.3 链路（Link）与通道（Lane）概念
链路和通道是 PCIe 物理层最基础的两个概念，直接决定了接口的带宽能力。
| 概念 | 定义 | 关键属性 |
|---|---|---|
| 通道（Lane） | 一组差分信号对（TX 差分对 + RX 差分对），共 4 根信号线 | 单 Lane 带宽 = 传输速率 × 编码效率（如 Gen3 为 8 GT/s × 128b/130b ≈ 985 MB/s） |
| 链路（Link） | 由 1、2、4、8、16 或 32 个通道并行组成的集合 | 链路总带宽 = 单 Lane 带宽 × Lane 数量 |
链路宽度通过 x1、x2、x4、x8、x16、x32 表示。例如：
- x1 链路： 1 个通道，常见于低带宽设备（如 SATA 控制器、Wi-Fi 网卡）。
- x16 链路： 16 个通道，主要用于 GPU、高性能存储卡。
- x32 链路： 32 个通道，仅用于特殊平台或内部互连。
常见误区： 链路宽度是协商的结果，而非固定值。例如，x16 插槽插入 x8 设备时，链路会自动降级为 x8 模式。设计多 EP 系统时，必须考虑 Switch 下行端口的总带宽分配，避免单个 EP 独占所有通道资源。
1.4 带宽计算与编码效率
PCIe 每代技术的原始比特率与有效数据带宽不同，主要受编码方案影响：
| PCIe 代次 | 原始比特率 (GT/s) | 编码方案 | 编码效率 | 单 Lane 有效带宽 (MB/s) | x16 有效带宽 (GB/s) |
|---|---|---|---|---|---|
| Gen 1 | 2.5 | 8b/10b | 80% | 250 | 4.0 |
| Gen 2 | 5.0 | 8b/10b | 80% | 500 | 8.0 |
| Gen 3 | 8.0 | 128b/130b | 98.46% | 985 | 15.8 |
| Gen 4 | 16.0 | 128b/130b | 98.46% | 1969 | 31.5 |
| Gen 5 | 32.0 | 128b/130b | 98.46% | 3938 | 63.0 |
带宽公式：
有效带宽 (MB/s) = 原始比特率 (GT/s) × 编码效率 × 1000 / 8
例如 Gen3 x1：8.0 × 0.9846 × 1000 / 8 ≈ 984.6 MB/s
有效带宽 (MB/s) = 原始比特率 (GT/s) × 编码效率 × 1000 / 8
例如 Gen3 x1：8.0 × 0.9846 × 1000 / 8 ≈ 984.6 MB/s
1.5 多 EP 场景下的带宽分配基础
在多端点（Multi-EP）系统中，所有 EP 共享 Root Complex 到 Switch 的上行链路（Upstream Link）带宽。如果上行链路带宽小于所有下行 EP 带宽之和，就会形成瓶颈。
典型分配策略：
- 公平轮转： Switch 按时间片或数据包轮转调度，各 EP 获得近似均等的带宽。
- 优先级加权： 通过 VC（Virtual Channel）或 TC（Traffic Class）为高优先级 EP 分配更多带宽。
- 端口速率限制： 在 Switch 端口级别限制 EP 的最大带宽，防止单个 EP 独占链路。
设计建议： 在规划多 EP 拓扑时，应确保上行链路总带宽 ≥ 所有活跃 EP 的峰值带宽之和，或至少满足关键 EP 的带宽需求。例如，若上行链路为 x8 Gen4（~15.8 GB/s），则不宜同时挂载 4 个 x8 Gen4 的 NVMe SSD（每个约 7.9 GB/s），否则必然出现拥塞。
本节为后续深入探讨链路训练、带宽协商、VC 调度以及多 EP 场景下的实际优化策略奠定了概念基础。理解点对点连接、差分信号、链路与通道的层次关系，是掌握 PCIe 拓扑配置的第一步。