1. 高速PCB设计概述
做硬件这么多年，我越来越觉得“高速”这两个字被用得太随意了。有些人说“时钟超过50MHz就是高速”，也有人讲“只要信号上升沿够陡，传输线就得当分布参数处理”。到底哪个对？咱们今天先把概念理清，再聊聊为什么板材和过孔会突然变成卡脖子的地方。
1.1 信号完整性——说白了就是信号“没走样”
信号完整性（Signal Integrity, SI），你可以这样理解：发端送出一个完美的方波，收端收到的波形还能被芯片正确识别。如果反射、串扰、地弹、损耗让波形畸变严重，那就叫SI出问题了。
我在一个SDRAM接口项目里遇到过血泪教训——DQS信号眼图闭合得跟一条线似的，怎么调驱动强度都不行。最后查出来是过孔残桩太长，谐振频率正好砸在数据速率上。从那以后，我养成了一个习惯：画完原理图先不做Layout，而是把关键信号的上升时间和传输延迟比例先算一遍。
1.2 高速信号到底怎么定义？
不要只看时钟频率。真正判断“高速”的，是信号的上升时间（或下降时间）。举个例子：一个1MHz的时钟，如果驱动芯片是74LVC系列，上升沿只有几百皮秒，那你布线长度超过2cm就得按高速规则走。反过来，100MHz的PCI总线，上升沿可能有2ns，反而对板材要求没那么苛刻。
| 信号类型 | 典型上升时间 | 传输线模型阈值（FR4下，εr≈4.2） | 板材关注度 |
|---|---|---|---|
| 普通I/O（3.3V CMOS） | 1~5 ns | 布线长度 > 10~50 cm | 低 |
| DDR3/DDR4 数据线 | 200~400 ps | 布线长度 > 2~4 cm | 高 |
| SerDes 25 Gbps | 15~30 ps | 布线长度 > 1.5~3 mm | 极高 |
| RF小信号（GHz级） | 直接由载波决定 | 任何非微带结构都需仿真 | 选材必须低损耗 |
所以，我建议你拿到新项目时，第一件事不是跑仿真，而是看一眼芯片手册里给出的输出上升时间，然后用这个简单公式算算临界长度。如果超过临界长度的走线超过3~4根，那就得认真考虑板材和过孔优化了。
1.3 为什么板材和过孔突然变得重要？
早期低速设计，板材就是FR4，过孔就是一个用来换层的“洞”，没人当回事。但随着信号速率往上走，这两个东西开始变成性能瓶颈。我举几个亲身感触的点：
- 板材的介电常数（Dk）不均匀：普通FR4的Dk在4.2~4.7之间波动，而且随着温度、频率变化。高速信号跑在这种材料上，时延会变，导致多根数据线之间发生skew（时滞）。
- 板材的损耗因子（Df）：信号频率越高，介质损耗越大。10Gbps以上，如果还用普通FR4，信号在30cm的走线上可能衰减掉一半。我有个射频项目选材时图省事用了FR4，结果发射功率死活打不出去，最后乖乖换了Rogers 4003C。
- 过孔的寄生效应：过孔会产生寄生电容（约0.2~0.8 pF）和寄生电感（约几十pH~几nH）。这些寄生参数在高频下会形成阻抗不连续点，造成反射。尤其残桩（Stub）长的过孔，会在特定频率上谐振，直接把眼图毁掉。
- 玻璃编织效应：FR4的玻璃纤维束和树脂的Dk不同，走线方向与编织角度会导致局部Dk偏差。我曾经在一个10层板上发现同一组差分对的P线和N线因为走了不同编织角度，时延差了15ps，最后只能用蛇形线补偿——教训。
1.4 本章知识体系——一张图看懂全貌
下面这张图梳理了高速PCB设计中三个核心关注维度之间的关系。你可以在脑中用它搭建一个框架，后面每一章都会在这个框架下展开。
1.5 从今天起，调整你的设计流程
我建议你在原理图定稿后、Layout之前，花半天时间做三件事：
- 提取关键信号的上升时间，算出临界长度并标记出需要传输线控制的走线。
- 评估板材需求：如果信号速率超过3Gbps，或者走线长度超过20cm（对5Gbps以上），考虑使用低损耗板材（如M4N、IT-180A、Rogers系列）。
- 规划过孔策略：关键信号尽量少换层；不可避免的过孔要评估残桩长度，必要时预留背钻或使用阶梯过孔。
嗯，这些内容后面每一章都会具体展开。现在你只需要在脑子里种下一颗种子：高速设计不是玄学，而是板材、过孔、阻抗控制这三者共同作用的结果。后面咱们一个一个拆解。