2. 传输线理论：特性阻抗、时延、反射与匹配的基本概念

好了，我们直接进入正题。

做高速PCB，要是不懂传输线理论，说句不好听的，那就是在“盲人摸象”。你可能觉得走线就是根铜线，信号过去就完事了。但在高频世界里，这根铜线的行为完全不一样。

我个人习惯把传输线想象成一根水管。水（信号）在水管（走线）里流动，水管的内壁粗糙度、粗细变化，都会影响水流的平稳性。在电路板上，这根“水管”由走线和参考平面（通常是地平面）共同构成。

2.1 特性阻抗：这根“水管”的固有特性

特性阻抗，符号是 Z₀，单位是欧姆（Ω）。注意，它不是直流电阻。你拿万用表去量一根50Ω的微带线，量出来的直流电阻可能只有几毫欧。

那它到底是什么？

说白了，特性阻抗是信号沿传输线传播时，在单位长度上感受到的“阻力”。它由传输线的物理结构决定：线宽、线厚、介电层厚度、以及PCB板材的介电常数。

• 微带线： 外层走线，只有一面是参考平面。阻抗主要由线宽和到参考层的介质厚度决定。
• 带状线： 内层走线，上下都有参考平面。阻抗控制更稳定，但信号传输速度稍慢。

为什么必须控制它？因为不连续！

我遇到过的一个例子。一个FPGA设计，DDR3跑800MHz，怎么调都跑不稳。示波器一看，波形上有个巨大的台阶。查了半天，发现一颗电阻的焊盘阻抗跟走线不一致，那个小焊盘就是个阻抗不连续点。换了个0201的电阻，立马好了。你看，细节决定成败。

2.2 时延：信号在“水管”里爬了多久

信号的传播速度不是光速，它受到介电常数（εr）的影响。板材的介电常数越高，信号跑得越慢。

为什么会这样？因为电磁场会渗透进介质材料，被“拖慢”。

时延的估算公式很简单：

t_pd = 1.016 * sqrt(εr)    // 单位：ns/ft (纳秒/英尺)
t_pd = 3.335 * sqrt(εr)    // 单位：ps/cm (皮秒/厘米)

这里有个坑：等效介电常数。对于微带线，电场一部分在介质里，一部分在空气中。所以它实际的介电常数是介于1和板材εr之间的一个值。你算的时候别直接用4.5，得用软件仿真或公式算准。

2.3 反射：信号撞到“墙”了

这是传输线理论里最核心、最好玩，也最容易出问题的地方。

信号在传输线上跑，突然遇到一个阻抗变化的地方，比如从50Ω线变成了70Ω的焊盘。或者走到尽头，忽然断了。

这时候信号就会像声波撞到墙壁一样，产生回波。这个回波就是反射。

反射系数 (Γ) 量化了反射的强度：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

其中，Z_load 是负载阻抗（也就是你信号遇到的那个障碍物），Z₀ 是传输线特性阻抗。

• Z_load = Z₀： 完美匹配，Γ = 0。无反射。这是理想状态。
• Z_load = ∞ （开路）： Γ = +1。信号全部反射回来，极性不变。
• Z_load = 0 （短路）： Γ = -1。信号全部反射回来，极性翻转。
• Z_load > Z₀： 正反射，信号变高。
• Z_load < Z₀： 负反射，信号变低。

2.4 匹配：让信号“软着陆”

有了反射，我们就得想办法消除它。方法就是阻抗匹配。

目标是让 Z_load = Z₀，这样Γ = 0，信号就会被负载完全吸收，没有一丝反射。

常见的端接策略有几种：

1. 串联端接（源端匹配）：
   • 在驱动端输出串联一个电阻 Rs，使得 Rs + Z_driver = Z₀。
   • 优点：功耗低，只分压；缺点：信号到末端前是一半幅度，靠反射达到满幅。
   • 我建议用于点到点时钟线或低速地址线。
2. 并联端接（远端匹配）：
   • 在负载端并联一个电阻 Rt 到地（或到电源），Rt = Z₀。
   • 优点：信号到末端即刻吸收，反射最小。缺点：静态功耗大。
   • 常用于DDR3的差分时钟和数据线。
3. 戴维南端接（分压匹配）：
   • 用两个电阻（R1上拉到电源，R2下拉到地）并联在负载端，等效电阻等于Z₀。
   • 常用于带有多种驱动力（如SSTL）的总线。
4. RC端接（交流匹配）：
   • 一个电阻串联一个电容到地。
   • 消除直流功耗，适用于对功耗敏感的时钟线。

嗯，传输线理论是高速设计的地基。地基不稳，楼上盖多高都没用。你想想看，理解了特性阻抗、时延和反射，你就能看懂示波器上那些奇形怪状的波形是怎么回事了。下次遇到信号过冲、振铃，你不会再只想着换芯片或者加电容，你会从阻抗匹配这个根本上去找原因。

说实话，最开始我也觉得理论太虚，不如实际调参数来的快。但后来我发现，没有理论指导的调试，就像在黑暗中乱撞，全靠运气。而懂理论的人，一眼就能看到问题在哪，然后一把解决。

记住，阻抗匹配的目标，就是让信号在负载端被“吃干抹净”，不吐回来。