📚 课程目录第2章高速PCB基础

高速PCB基础：传输线理论、特性阻抗、信号传播速度

说实话，很多刚入行的工程师觉得PCB走线不就是一根铜线嘛，连上就行了。但一跑到GHz级别，这“铜线”就变成了一个复杂的电磁结构。不信？我们来看看。

为什么低速时不用管传输线？因为信号波长远大于走线长度，整个走线可看作一个节点，电压处处相等。可当信号频率上去，波长变短——比如5GHz信号波长只有6cm左右，一段5cm长的走线就相当于半个波长了。这时走线上的电压、电流会随位置变化，必须用分布参数模型来分析。

我过去处理过一个DDR4接口的案例，走线长度只差了2mm，结果地址信号建立时间不够。当时我就是把走线当成集中电容算的，忽略了传输线效应。后来用仿真一看，反射造成的过冲直接把接收端芯片搞坏了。嗯，从那以后我再也不敢小看传输线理论了。

传输线的核心模型是每单位长度的电阻R、电感L、电导G、电容C。实际分析中常用的是无损传输线（R和G忽略），重点关注特性阻抗和传播速度。

  关键结论：当信号上升时间小于2倍走线传输延迟时，必须按传输线处理。通常经验公式：t_r < 2 × t_pd × length

特性阻抗Z₀是传输线上行波电压与电流的比值。对于无损线：Z₀ = √(L/C)。你想想看，如果走线的Z₀与源端或负载不匹配，一部分信号会反射回来，造成波形畸变、振铃、过冲，甚至逻辑误判。

我在ATE测试项目中见过最夸张的一次，Z₀实际只有42Ω，设计要求是50Ω。结果高频测试时眼图完全闭合，排查了两天才发现是PCB板材的介电常数变了（批次差异），导致阻抗偏离。所以啊，板材的Dk（介电常数）一致性必须严格管控。

常见特性阻抗值：

影响特性阻抗的主要因素我列了张表，你设计时对照着看：

个人小技巧：我习惯用Polar SI9000或Saturn PCB Toolkit先计算，再在Gerber中加阻抗测试条。板厂回来直接测TDR，不合格打回重做。省得焊好芯片再发现问题。

信号在PCB上的传播速度取决于介质的介电常数：v = c / √εr，其中c是光速（3×10⁸ m/s）。对于FR4，εr大约4.2，那么信号速度大约0.5c，也就是15cm/ns。换句话说，1英寸（2.54cm）走线大约带来170ps的延迟。

这个延迟在低速时无所谓，但当你做DDR4-3200（1.25ns周期）或更高频率时，走线长度差几个毫米就能吃掉半个周期的时序余量。我记得有一次做ATE测试板，DUT到比较器的延迟差了一根针，结果所有测试向量都要重新调时序，痛苦不堪。

传播延迟的精确计算：

微带线（外层）：t_pd ≈ 85 × √(0.475εr + 0.67)  (ps/inch)
带状线（内层）：t_pd ≈ 85 × √εr  (ps/inch)

举个例子：FR4内层走线，εr=4.2，则t_pd≈85×2.05≈174 ps/inch。如果一组等长走线长度差100mil（2.54mm），就会产生约17ps的偏移。在25Gbps（40ps UI）系统中，这已经占了将近一半的时序预算。

到这里，我把传输线理论、特性阻抗和信号传播速度串一下。下面这张图展示了它们的核心关系：

注意：我曾经吃过一个亏——多用了一对过孔，结果过孔的寄生电容把特性阻抗拉低了10Ω，导致高频信号边缘变缓。所以设计时尽量控制过孔数量，尤其是信号换层时，必须配套回流地过孔，并优化过孔残桩(stub)。

最后强调一下：传输线理论不是纸上谈兵，特性阻抗要靠层叠和线宽精确控制，传播速度直接决定走线等长误差。你在画PCB时随时问自己三个问题：信号频率多高？走线等效为传输线了吗？阻抗连续了吗？想通这三点，ATE测试的波形就稳了一大半。