泄放路径概述：定义、理想特征与阻抗电感的影响

泄放路径，说白了就是ESD电流从芯片管脚流到地的通路。这个通路是否通畅，直接决定了一颗芯片的生死。

我当年刚入行时，总觉得只要板子上有地，电流自然就能流回去。结果有一次做产品ESD测试，打±8kV接触放电，芯片一打就挂。查了半天，发现问题出在一条细长的地线上——那根线电感太大，ESD电流根本来不及泄放。嗯，从那以后我对泄放路径再也不敢马虎了。

泄放路径的定义

ESD事件本质上是电荷的快速转移。泄放路径就是这条电荷转移的物理通道。它从受ESD冲击的管脚开始，经过芯片内部或外部的保护结构，最终回到系统地。

你可能觉得这不就是一根导线嘛。但实际电路里，泄放路径可以很复杂：

• 片上路径：从PAD到VDD或VSS的二极管、GGNMOS、SCR等
• 封装路径：邦定线、引线框架、封装基板
• 板级路径：PCB走线、过孔、去耦电容、接插件
• 系统路径：机壳地、接地线、大地

任何一个环节出现断路或阻抗过高，都会让泄放路径失效。我记得有一次客户返修，发现PCB上ESD保护器件离被保护管脚太远，中间隔了三个过孔和一段10cm的走线。这种路径根本没法用——电流还没流到保护器件，内部电路已经击穿了。

理想泄放路径的特征

什么样的路径才算合格？我总结了几个关键指标：

指标	理想值	不合格表现
直流电阻	< 100 mΩ	> 1 Ω 时产生显著压降
高频阻抗	< 1 Ω @ 1 GHz	> 10 Ω 时电压尖峰过高
寄生电感	< 1 nH	> 10 nH 时产生振铃
响应时间	< 1 ns	> 5 ns 时内部电路已损坏
路径长度	< 5 mm	> 20 mm 时电感显著增大

除了这些电参数，理想泄放路径还得满足三个条件：

1. 唯一性：ESD电流只走你设计的路径，不会分散到其他功能电路
2. 可预测性：路径的阻抗特性可以准确建模，避免“黑天鹅”问题
3. 鲁棒性：承受多次ESD冲击后，路径性能不会退化

其中一个容易被忽略的是“唯一性”。你想想看，如果PCB上有多个接地路径，ESD电流就会分流。分流后保护器件可能触发不了，因为通过的电流不够大。我踩过这个坑——板子上用了两个地平面，中间仅靠几个过孔连接。ESD来时，电流穿过了敏感的模拟电路区，直接报废了ADC。

路径阻抗与电感的影响

为什么会重点讲阻抗和电感？因为ESD是高速瞬态事件，上升沿快到皮秒级（HBM约2-10 ns，CDM可达几百皮秒）。在这类高频下，导线的电阻反而成了次要因素，电感才是主角。

看这个公式：V = L × di/dt

ESD电流在纳秒级上升到数安培甚至数十安培，di/dt可以高达10¹⁰ A/s。一个1 nH的电感就能产生：

V = 1 nH × 10¹⁰ A/s = 10 V

也就是说，仅仅1 nH的寄生电感，就能在泄放路径上产生10V的压降。如果路径中有10 nH电感（这并不稀奇，一段3cm的走线差不多就是10 nH），压降会到100V以上。这时候，芯片内部的薄栅氧（通常3-5 nm，耐压不到10V）早就被击穿了。

阻抗和电感的影响可以总结为以下几点：

影响因素	具体影响	后果
直流电阻偏高	产生IR压降，保护器件触发电压偏移	保护窗口变窄，易误触发或无法触发
寄生电感过大	引起电压尖峰，产生振铃	栅氧击穿、闩锁、金属熔断
路径过长	电感线性增长，响应延迟增加	ESD能量进入内部电路
多条路径并联	电流分配不均，部分路径过载	路径热失效、电弧生成
过孔数量过多	每个过孔引入约0.1-0.5 nH电感	总电感累加，电压尖峰增大

降低路径阻抗和电感，我有几个实用习惯：

• 走线宽而短：铜皮宽度至少3mm，长度控制在5mm以内。越宽，高频阻抗越低；越短，电感越小。
• 用平面而非走线：底层用完整的地平面。平面电感只有同长度走线的1/5。
• 过孔用多个并联：一个过孔约0.3 nH，两个并联就降到0.15 nH。习惯性打2-4个接地过孔。
• 避免回路：泄放路径形成大回路时，回路电感会急剧上升。保持路径紧贴地平面。

最后画一张图，帮你把泄放路径的核心逻辑串起来：

总结一句话：泄放路径是ESD保护的命脉，而寄生电感是这条命脉上最大的杀手。设计中把路径做得短、宽、直，避开不必要的电感来源，你的保护电路才能真正发挥价值。