第4章阻抗不连续对RGMII时序的影响机理

好，我们开始聊正题。阻抗不连续，说白了就是PCB走线上某个地方的特性阻抗突然变了。比如说，你走线本来控制着50Ω，结果过孔处变成了60Ω，或者换层时参考平面断了，阻抗一下飙到70Ω以上。这就是不连续。

那么，它凭什么能坏了RGMII的时序？我花几分钟，把这里面的门道给你掰扯清楚。

信号在传输线上跑，遇到阻抗突变，就会发生反射。这就像声音遇到墙壁会反弹一样。入射信号的一部分能量被反射回来，剩下的才继续向前传。

反射回来的信号会和原始信号叠加，在接收端形成一个畸变的波形。这个畸变的波形，上升沿可能会变得平缓，甚至出现“台阶”或者“回勾”。

RGMII依赖的是时钟沿对数据采样的精确时间点。 而反射，恰恰会改变信号穿过逻辑阈值（通常0.8V和2.0V）的那个时刻。这个时刻的偏移，就是我们常说的“抖动”和“偏移”。

关键点： 反射不一定会让信号报错，但它会挤压时序余量。余量被吃光了，板子就跑不稳。

我个人习惯把阻抗不连续对RGMII的影响，归结为下面三个路径，你排查问题时对照着看，会很清晰。

路径一：延迟偏差（Skew）。 时钟和数据线的阻抗不连续程度不一样，它们反射回来的能量、位置也不一样。结果就是，时钟和数据到达接收端的相对时间被“拉开”或“推近”了。
我在项目中遇到过这种情况：PCB设计时没注意等长，但更致命的是，时钟线打了两个过孔，数据线打了三个，阻抗变化不一样，最终导致整个RGMII链路建立时间和保持时间都异常。
路径二：信号完整性恶化（SI）。 反射带来的振铃和过冲，会导致接收端判断信号逻辑的电平不稳定。如果振铃的谷底低于接收阈值，或者过冲的峰值触发保护二极管，都会瞬间改变采样点的位置。
路径三：建立/保持时间的变化。 这是最直接的体现。时钟沿的抖动，加上数据信号本身的畸变，使得数据有效窗口（Data Valid Window）变窄。原来100ps的建立时间余量，可能因为反射被吃掉50ps。这在100MHz或125MHz的RGMII时钟下，几乎是致命的。

下面这张图，我帮你把上面的文字串起来。你看了以后，应该就知道问题的源头在哪里，中间怎么传导，最后故障现象是什么了。

我经常听到有人把这两个概念搞混。在阻抗不连续这个话题下，他们其实是两个不同的量，但都来自同一个根——反射。

现象	根源	对RGMII的影响
确定性抖动	单次反射或多次反射在固定位置叠加，导致每个时钟沿都偏移相同的时间量。	主要影响建立时间或保持时间中的一个。如果数据线和时钟线都抖，就会产生偏斜。
随机抖动	由热噪声、串扰等多因素引起，但阻抗不连续如果导致信号反射，会放大这些噪声的作用。	数据有效窗口整体变小，实测时可能表现为眼图闭合。
信号偏斜	时钟线与数据线的反射路径长度或阻抗变化量不同，导致两者的时间差。	这是RGMII最怕的。因为它同时压缩建立和保持时间，你需要很精密的PCB设计来“找补”。

我曾经遇到过一块PCB，所有信号质量都看着没问题，但就是RGMII跑不上去。用高精度示波器抓时钟和数据的关系，发现时钟沿比数据沿平缓了一点点，导致采样点轻微偏移。查到最后，是时钟线上一个微小的阻抗变化引起的。所以，别只看单端波形，一定要看时钟和数据的相对关系。

你想想看，PCB上最常见的阻抗不连续点有哪些？我总结了一下，主要有这几个地方，每个地方的典型阻抗值变化，我都会告诉你。

过孔（Via）： 过孔的寄生电容和电感，会让阻抗在短时间内下降再上升。典型变化：从50Ω → 45Ω（过孔处） → 再回到50Ω。
换层（Layer Change）： 参考平面发生变化，回流路径被破坏。如果换层点附近没有地过孔，阻抗变化会很大。我测到过的，从50Ω飙到65-70Ω的情况都有。
线宽变化： 当走线从细线变为焊盘或敷铜时，阻抗急剧下降。比如，从50Ω的走线进入一个大的BGA焊盘，阻抗可能直接掉到30-40Ω。
直角走线： 会引入额外的寄生电容，导致阻抗下降。不过现在的PCB厂基本都能补偿，但老版图里还是能看到。
分支/桩线（Stub）： 这是RGMII设计的大忌。任何未被匹配的分支都会成为阻抗不连续点，导致严重的反射。你想想，如果时钟线上有个短桩，那反射信号会叠加到后续的信号上，时序能好吗？

一个小技巧： 如果你在做仿真，可以尝试在RGMII链路中，人为地添加一个微小阻抗跳变（比如5%的变化）来观察时序影响。这样你能直观地看到，余量是怎么被一点一点“偷”走的。

第4章 阻抗不连续对RGMII时序的影响机理