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RGMII时序偏斜导致丢包的根因定位

共计 30 章节
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01
Timing Skew概述
什么是Timing Skew？为什么…
TimingSkew
02
同步电路基础
时钟域 · 建立时间 · 保持时间
同步电路基础时钟域
03
时钟偏移（Skew）分类
正偏 · 负偏 · 全局偏
Skew时钟偏移
04
Skew对数据采样窗口的影响
如何压缩建立/保持裕量 · 导致数据失效
Skew对数据采样窗口的…
05
丢包的本质
当Skew超出时序容限时 · 接收端采样错误 · 触发丢包机制
丢包的本质Skew
06
典型丢包场景一
源同步接口中的Skew问题（如DDR · SGMII）
典型丢包场景一Skew
07
典型丢包场景二
异步FIFO跨时钟域中的Skew与亚…
典型丢包场景二FIFO
08
典型丢包场景三
高速串行链路（SerDes）中的通道…
典型丢包场景三SerDes
09
静态时序分析（STA）中的Skew计算
公式 · 工具如何报告Skew
STASkew
10
片上变动（OCV）与Skew
工艺角 · 温度 · 电压对Skew的影响
OCVSkew
11
时钟树综合（CTS）如何控制Skew
目标值 · 平衡策略 · 实际约束
CTSSkew
12
Skew导致丢包的诊断方法
通过仿真波形定位Skew违规
Skew导致丢包的诊断方…
13
实用技巧
在VCS/Verilog仿真中注入S…
实用技巧VCS/Verilog
14
案例分析一
DDR读写训练失败——背后竟是时钟S…
案例分析一DDR
15
案例分析二
片上网络（NoC）因局部时钟Skew…
案例分析二NoC
16
案例分析三
千兆以太网（GMII/RGMII）接…
案例分析三GMII/RGMII
17
设计对策一
插入延迟链（Delay Cell）动…
设计对策一Delay
18
设计对策二
使用锁相环（PLL）产生多相位时钟 · 选择最佳相位
设计对策二PLL
19
设计对策三
源同步接口的走线等长要求与PCB布局…
设计对策三PCB
20
设计对策四
采用异步FIFO或保持寄存器（Reg…
设计对策四FIFO
21
验证策略
形式化验证（Formal）如何证明S…
验证策略Formal
22
测试方法
ATE测试中如何测量实际时钟Skew…
测试方法ATE
23
约束文件编写
SDC中如何设置时钟不确定性（clo…
约束文件编写SDC
24
Skew与抖动（Jitter）的区别
别再搞混了 · 它们是如何相互作用的
SkewJitter
25
先进工艺（7nm/5nm）下的Skew挑战
金属电阻 · 电压降 · 老化效应
nm/5nmSkew
26
多Die封装（Chiplet）中的跨Die Skew管理
UCIe接口实例
DieChiplet
27
调试利器
使用片上监测电路（On-chip M…
调试利器On-chip
28
经验总结
我在三个项目里遇到的Skew导致丢包…
经验总结Skew
29
总结与展望
Timing Skew分析自动化工具…
TimingSkew
30
课后实战
给出一个简单的RTL示例 · 要求识别并修复Skew导致的丢包
课后实战RTL