同步电路基础：时钟域、建立时间、保持时间、时序路径基本概念
聊到时序问题，咱们得先把同步电路的基础打牢。这部分内容看起来是课本上的老生常谈，但说真的，我见过太多工程师走到后面 debug 的时候，才发现自己连基本概念都理解偏了。
一句话总结：同步电路的核心就是所有操作都跟着时钟走。时钟像是交规里的信号灯，数据就是路上的车，什么时候该停、什么时候该跑，全看灯怎么亮。
1. 时钟域的概念
一个时钟域，就是受同一个时钟信号驱动的所有寄存器的集合。说白了，它们都是一条船上的。
举个例子，一个芯片里可能有 CPU 核跑 1GHz，外设总线跑 100MHz，这完全是两个世界。它们之间的数据交互就不能直接连，否则你想想看——1GHz 那边刚发一个比特，100MHz 这边还没开始采样呢，下一拍就来了。
我在项目里碰到过一个案子，板级调试发现某个通信接口偶尔丢包。仪表抓了一整天，最后发现是两个不同时钟域的握手电路没做同步处理，数据在打拍过程中丢了一拍。后来加上两级同步器，问题才消掉。
| 特性 | 同步信号 | 异步信号 |
|---|---|---|
| 时钟源 | 相同或同源 | 不同源/无关相位 |
| 采样风险 | 低（满足时序即可） | 高（亚稳态易发生） |
| 典型处理 | 普通寄存器打拍 | 两级同步/异步FIFO |
避坑指南：我曾经在一个设计中直接把异步信号当作使能信号用，结果后端 STA 报了一大堆 violations。后来才意识到，同一时钟域内部也有时钟偏斜（skew），但跨时钟域的问题通常是结构性的，不改架构根本修不掉。
2. 建立时间与保持时间
建立时间（Tsu）和保持时间（Th）是寄存器的固有属性。简单理解：
- 建立时间：数据必须在时钟有效沿之前稳定下来，提前多久？就是 Tsu。
- 保持时间：数据必须在时钟有效沿之后保持稳定，保持多久？就是 Th。
这两个参数不是设计者能随意改的，它由寄存器内部的晶体管物理结构决定。你没办法绕开它们，只能通过合理的时序路径设计去满足它们。
注意：建立时间不满足，通常可以降频解决；保持时间不满足，降频没用。保持时间 violation 意味着数据变化太快，时钟采完一比特还没来得及锁住，下一比特就冲过来了。这时候只能加 buffer 或调整 skew，没有捷径。
我年轻时调试过一个 SoC，约束文件里保持时间余量一直负 50ps，怎么都修不干净。后来发现是多个时钟域的相位差被忽略了，加上一条 set_output_delay 的约束才搞定。嗯，这里要注意，STA 工程师得对每个 corner 的工艺参数有感觉，不能指望工具全自动解决。
3. 时序路径基本概念
每一条时序路径，都是从起点寄存器到终点寄存器之间的数据通路。STA 会把所有路径分成四类：
| 路径类型 | 起点 | 终点 | 典型检查 |
|---|---|---|---|
| 输入到寄存器 | 芯片输入引脚 | 内部寄存器 D 端 | set_input_delay |
| 寄存器到寄存器 | 寄存器 Q 端 | 另一个寄存器 D 端 | 建立/保持时间 |
| 寄存器到输出 | 寄存器 Q 端 | 芯片输出引脚 | set_output_delay |
| 输入到输出 | 芯片输入引脚 | 芯片输出引脚 | 组合延迟（较少见） |
其中，“寄存器到寄存器”是最常见的路径。它与时钟偏斜（skew）的关系最密切，也是咱们这门课后续分析丢包问题的主要战场。
我个人习惯先画一条寄存器的时序路径，再手动算一下建立时间余量是否为正。你别笑，手算一次比你跑十轮工具有用多了。它会让你真正理解路径上的延迟是怎么累加的。
// 建立时间余量计算（忽略 clock jitter）
T_launch_edge = 时钟周期 × N
T_capture_edge = 时钟周期 × (N + 1)
数据到达时间 = T_launch_edge + T_clk2q + T_comb + T_net
数据需求时间 = T_capture_edge - T_setup
建立时间余量 = 数据需求时间 - 数据到达时间
// 余量为正，则通过；为负，则 violation是不是很简单？但很多时候工具把门级延迟一算，skew 一加，结果就变了。所以我始终建议团队在做时序分析时，先看最差的一条路径，而不是盯着最好的看。
4. 一个统一视角：从路径到丢包
让我们把上面几个概念串一下。
同步电路依赖可靠的时钟域划分、正确的建立时间和保持时间，以及清晰的时序路径。如果其中任何一环出了问题：
- 时钟偏斜让数据到达时间偏移
- 建立时间 violation 导致寄存器采样到错误值
- 保持时间 violation 导致数据被毛刺覆盖
- 最终表现就是采样错误，表现为丢包或数据错位
嗯，我们这门课第一章讲了个整体概念，第二章就是把内核拆开给你看。有了这些基础，后续讲到 skew 具体怎么影响丢包率，你才能算出它是如何一步步把误码率推高的。
我的经验：如果你在仿真中看到某个信号偶尔在时钟沿附近跳变，千万别想着调小仿真步长来“找原因”。真实的电路里，那个跳变就是亚稳态的体现，你只能在硬件上保证它不落在采样窗口里，而不是靠仿真参数去消掉它。
这张图把时钟域、路径、skew、建立/保持时间放在一起展示了。你可以看到，一个信号从起点寄存器出发，经过组合逻辑和互连线，最后到达终点寄存器的 D 输入。在这个过程中，时钟偏斜会影响采样的实际窗口，建立时间和保持时间共同决定了数据窗口的有效宽度。
只要数据到达时间落在这个窗口之外，寄存器就会采到错误值——也许是延迟了一个周期，也许是完全不定的亚稳态。在高速通信接口里，一次采样错误就可能丢一个包。这就是我们后续章节要深挖的链路。
好了，概念都铺开了。接下来的章节我们会把这些要素统一到一个分析框架里，然后一步步追踪 Timing Skew 会如何导致丢包。保持好这个基础框架，后面的路会越走越扎实。