# 信号完整性基础概念：时域与频域、反射、串扰、损耗

参考平面设计对PHY信号质量影响教程 - 第1节

1.1 时域与频域——看问题的两种视角

做信号完整性这么多年，我有个特别深的感受：**时域和频域，就像同一枚硬币的两面。** 你从哪边看，看到的都是真实世界，但信息密度完全不同。

时域，说白了就是"时间轴上看波形"。示波器里那些跳动的曲线，就是时域信号。它能清晰地告诉我们：

• 信号什么时候跳变
• 上升沿有多陡
• 有没有过冲、振铃
• 眼图是否张开

频域就不一样了。频谱分析仪上看，信号变成了"不同频率成分的能量分布"。我个人习惯把频域想象成一个乐队：时域听的是整首曲子，频域看的是每个乐器贡献了多大音量。

为什么会这样？我简单算一下：

方波 = 基频 × 4/π × ( sin(ωt) + 1/3 sin(3ωt) + 1/5 sin(5ωt) + ... )

你在项目中遇到高频干扰时，多半就是某个高次谐波"共振"了——这是个常见的坑。

时域和频域的转换关系

特性	时域	频域
工具	示波器、TDR	频谱仪、VNA
看什么	波形、时序、幅度	频率、谐波、带宽
典型问题	过冲、振铃、抖动	EMI、谐振、损耗
我的看法	直观，容易定位故障	能发现根本原因

1.2 反射——信号撞到"墙"了

反射，可以理解为信号在传输过程中遇到了阻抗突变，像声波撞到墙壁一样反弹回来。你想想看，如果这根线上阻抗处处都是50Ω，信号就顺顺利利过去了。一旦出现一个60Ω的焊盘，或者一个30Ω的过孔，问题就来了。

反射的物理公式很简单，但它背后的工程含义很深：

反射系数 Γ = (Z_load - Z0) / (Z_load + Z0)

• Z0：传输线的特性阻抗
• Z_load：负载处的输入阻抗

反射带来的直接后果就是：过冲、振铃、矮脉冲。严重时会让接收端误判逻辑电平。我记得有一次调试PCIe，复位信号上有个很大的振铃，结果芯片偶尔无法完成初始化——查了三天才发现是走线阻抗没控好。

反射的工程应对

说白了，三个方向：

1. 阻抗匹配——源头匹配、终端匹配、源端串联匹配
2. 拓扑优化——走线长度尽量短，分支尽量少
3. 参考平面设计——这是本教程核心，后面会细讲

1.3 串扰——不想听的"隔壁噪音"

串扰，就是一条线上的信号通过电磁耦合"漏"到了相邻线上。我在高速项目中经常遇到这个麻烦，尤其当PCB密度越来越高、线间距越来越小时。

串扰分为两类：

类型	耦合机制	主要影响因素
容性串扰	电场耦合	线间距、介电常数、间距与层高比
感性串扰	磁场耦合	回路面积、平行走线长度、共模电流

你可能会问：哪个更严重？实际设计中，走线靠近参考平面时，感性串扰的回路面积受控，通常容性串扰占主导。但如果在参考平面被割裂的区域，感性串扰就会跳出来捣乱——嗯，这也是参考平面设计的作用之一。

1.4 损耗——信号被"吃掉了"

损耗，说白了就是信号在传输过程中能量被消耗了。高频信号尤其明显。你想想看，10MHz的方波走30cm可能没事，但10Gbps的走线刚过10cm就可能已经面目全非了。

信号损耗的两个主要来源：

• 导体损耗：铜箔的趋肤效应导致电阻随频率升高而增大
• 介质损耗：PCB板材的介电损耗（用损耗角正切tanδ衡量）

我有个印象很深的教训——曾经在3.125Gbps的SERDES走线上用了FR4，仿真眼图勉强闭合，实测直接无法通信。后来升级到低损耗材料，眼图张得非常好。从此之后，我再也不在2.5Gbps以上赌FR4了。

损耗的时域表现

损耗在时域上最典型的表现就是：

• 上升沿变缓
• 眼图闭合
• 幅度衰减

频域上就是：高频分量比低频分量掉得快。这个"频率相关衰减"直接把信号的完整性破坏掉了。

1.5 小结——信号完整性不只是"算阻抗"

很多人一听到信号完整性，首先想到的就是阻抗计算。但实际项目做多了你会发现，**反射是急症，串扰是慢性病，损耗是"老了"的必然结果。** 这三者相互关联，而且都直接受参考平面设计影响。

就拿参考平面来说：

• 它决定了走线的阻抗——直接影响反射
• 它提供了回流路径——影响串扰程度
• 它的铜箔粗糙度和材质——直接影响导体损耗

你看，一个参考平面设计，就把三个核心问题全串起来了。这就是为什么我把这个课程命名为《参考平面设计对PHY信号质量影响教程》。后面的章节，我会用实际案例和数据，带你一步步深入。